国模私拍精品一区二区,亚洲精品无码久久毛片

頭條

Altera被曝將易主銀湖資本

Altera被曝將易主銀湖資本

2 月 19 日消息，彭博社今天（2 月 19 日）發(fā)布博文，報道稱私募巨頭銀湖資本（Silver Lake Management）正與英特爾進行深入談判，計劃收購其可編程芯片部門 Altera 的多數(shù)股權(quán)。

高速FPGA的PCB設(shè)計指導(dǎo)-----時鐘域反射計

時鐘域反射計（TDR）是用來觀察傳輸路徑上的不連續(xù)的一種方法。它發(fā)送一個脈沖并穿過傳輸媒體。當能量的輸送到達傳輸路徑的終點或傳輸路徑中的不連續(xù)點時產(chǎn)生反射。從這些反射中，設(shè)計人員可以確定不連續(xù)的大小和位置。本手冊中有許多示例都使用了TDR，這一章就對TDR作一番了解。

發(fā)表于：4/23/2015

基于FPGA的PMC數(shù)據(jù)采集卡的設(shè)計

為了提高數(shù)據(jù)采集系統(tǒng)中信號采集、處理、傳輸?shù)膶崟r性及可靠性，分別以AD9248為ADC、以AD5547為DAC，設(shè)計了一種基于PMC規(guī)范的數(shù)據(jù)采集卡。

發(fā)表于：4/16/2015

FPGA與DSP的雙向數(shù)據(jù)通信在LTE中的應(yīng)用研究

TD-LTE系統(tǒng)中，為了滿足對算法處理速度的要求，采用了基于DSP+FPGA的硬件平臺實現(xiàn)方案。方案中DSP芯片配置FPGA，由FPGA實現(xiàn)系統(tǒng)的時序控制，而TD-LTE系統(tǒng)中算法由DSP與FPGA共同實現(xiàn)，可以充分發(fā)揮兩種芯片的優(yōu)勢，達到系統(tǒng)性能的最優(yōu)化。

發(fā)表于：4/16/2015

京微雅格：越走越好的國產(chǎn)FPGA生存之路

2015年 3月 17日至 19 日，京微雅格(北京)科技有限公司參加了在上海舉行的 2015慕尼黑上海電子展?；顒悠陂g，京微雅格將展示其FPGA產(chǎn)品在多個市場領(lǐng)域的應(yīng)用方案，包括消費電子、智能家居、金融安全、機器人、物聯(lián)網(wǎng)、汽車電子等。

發(fā)表于：3/25/2015

相控陣雷達天線陣面記錄回放系統(tǒng)

相控陣雷達廣泛應(yīng)用，其天線陣面對記錄回放系統(tǒng)的數(shù)據(jù)速率要求提升。針對兩種傳統(tǒng)記錄回放系統(tǒng)架構(gòu)的不足，結(jié)合其優(yōu)點，設(shè)計并實現(xiàn)了一種新型的基于FPGA的記錄回放系統(tǒng)。該系統(tǒng)設(shè)計為板卡的形式，F(xiàn)PGA實現(xiàn)對硬盤的讀寫操作，采用自定義的文件系統(tǒng)對數(shù)據(jù)進行管理。經(jīng)過測試，系統(tǒng)記錄速度可以達到292 MB/s, 回放速率為340 MB/s。實驗結(jié)果表明，該記錄回放系統(tǒng)性能穩(wěn)定，通用性好，存儲速率滿足要求。

發(fā)表于：3/19/2015

SDSoC為嵌入式軟件開發(fā)工程師開辟新天地

2014年4月，Xilinx推出SDNet軟件定義規(guī)范環(huán)境，業(yè)內(nèi)首次實現(xiàn)了“軟”定義網(wǎng)絡(luò)；2014年11月，Xilinx推出針對OpenCL?、C和C++的SDAccelTM開發(fā)環(huán)境SDAccess，利用FPGA實現(xiàn)數(shù)據(jù)中心應(yīng)用加速。2015年3月，Xilinx公司SDx?系列開發(fā)環(huán)境的第三大成員——面向全可編程SoC和MPSoC的SDSoC開發(fā)環(huán)境誕生。借助SDSoC，嵌入式軟件開發(fā)工程師可以直接參與到產(chǎn)品的設(shè)計當中，而不再受限于對系統(tǒng)硬件架構(gòu)或?qū)τ布枋稣Z言的了解。

發(fā)表于：3/12/2015

NI能否解決SDR設(shè)計挑戰(zhàn) 且看市場接受度如何

NI(美商國家儀器)在產(chǎn)業(yè)界最引為豪的產(chǎn)品線之一，莫過于業(yè)界知名的LabVIEW軟體，透過該軟體可以與PXI模組或是其他控制器配合，進行模組化量測或是環(huán)境監(jiān)控等多種應(yīng)用，所以在全球科技產(chǎn)業(yè)擁有一定的能見度。

發(fā)表于：3/12/2015

SDRAM在圖形生成電路中的應(yīng)用

針對機載座艙顯示器對高分辨率圖形實時生成與顯示的應(yīng)用需求，提出了一種基于SDRAM幀存的圖形生成電路實現(xiàn)方法。該方法以DSP作為圖形處理器執(zhí)行圖形運算算法，以FPGA作為協(xié)處理器，對SDRAM幀存采取乒乓操作方式進行圖形數(shù)據(jù)緩沖處理，實現(xiàn)了圖形的實時生成。運用該方法只需兩片SDRAM器件即可實現(xiàn)分辨率高達1 600×1 200的圖形數(shù)據(jù)的實時生成與顯示處理；對時序參數(shù)和接口邏輯做少許修改，可生成多種分辨率圖形畫面。

發(fā)表于：3/11/2015

基于FPGA的高速數(shù)據(jù)存儲系統(tǒng)優(yōu)化設(shè)計

針對遙測系統(tǒng)數(shù)據(jù)記錄裝置中數(shù)據(jù)傳輸速率與存儲速率不匹配的問題，提出Flash的并行存儲方案，采用交替雙平面的編程方式可以使得存儲器的存儲速率達到單片F(xiàn)lash最高存儲速率的2倍，即60 MB/s；對控制單元FPGA內(nèi)部雙端口RAM的邏輯設(shè)計進行改進，解決了數(shù)據(jù)存儲異常的現(xiàn)象。在數(shù)據(jù)回收方面，提出了多備份的設(shè)計思想和備用讀數(shù)接口的設(shè)計方案，已在工程應(yīng)用中得到成功實踐，驗證了該數(shù)據(jù)記錄裝置的可靠性。

發(fā)表于：3/10/2015

【Vivado使用誤區(qū)與進階】Tcl在Vivado中的應(yīng)用

Xilinx的新一代設(shè)計套件Vivado相比上一代產(chǎn)品ISE，在運行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進。但是對初學者來說，新的約束語言XDC以及腳本語言Tcl的引入則成為了快速掌握Vivado使用技巧的最大障礙，以至于兩年多后的今天，仍有很多用戶缺乏升級到Vivado的信心。

發(fā)表于：3/5/2015