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基于FPGA的視頻處理硬件平臺設(shè)計與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

基于安路FPGA的雙端口千兆以太網(wǎng)視頻傳輸卡

本文介紹了一種使用ANLOGIC(上海安路信息科技有限公司) AL3 FPGA實(shí)現(xiàn)的基于千兆以太網(wǎng)的實(shí)時視頻傳輸系統(tǒng)。本文首先對AL3 FPGA的特點(diǎn)，KSZ9031RNX千兆PHY芯片和視頻傳輸帶寬計算等進(jìn)行了簡要介紹，然后詳細(xì)描述了系統(tǒng)硬件架構(gòu)和FPGA程序架構(gòu)，通過采用乒乓式的頁模式訪問SDRAM解決視頻緩存帶寬瓶頸，實(shí)現(xiàn)了1080P 30幀/秒的實(shí)時視頻傳輸。

發(fā)表于：2015/7/27

2015 Altera亞洲創(chuàng)新設(shè)計大賽獲獎名單

經(jīng)過激烈的角逐，2015亞洲創(chuàng)新設(shè)計大賽共評選出特等獎4名、一等獎6名、二等獎4名，三等獎6名。其中，湖北大學(xué)的“30秒速解魔方機(jī)器人”在公投環(huán)節(jié)以兩票領(lǐng)先的優(yōu)勢當(dāng)選本屆亞洲創(chuàng)新設(shè)計大賽的兩岸總冠軍。

發(fā)表于：2015/7/25

2015 Altera亞洲創(chuàng)新設(shè)計大賽完美收官

7月11日～12日，由Altera和友晶科技聯(lián)合主辦的2015亞洲創(chuàng)新設(shè)計大賽終于在武漢落下帷幕。本屆大賽吸引了500多支隊(duì)伍報名參賽，通過分賽區(qū)的比拼，最后共有16支隊(duì)伍帶著他們的精彩作品來到現(xiàn)場，參加最后的角逐。

發(fā)表于：2015/7/25

基于粒子群算法的交通干線協(xié)調(diào)控制的研究

目前各大城市交通擁堵的一個重要原因是交通控制仍然為單點(diǎn)控制，未能實(shí)現(xiàn)協(xié)調(diào)優(yōu)化。基于此，提出一種基于粒子群優(yōu)化的干線交通總延誤最小協(xié)調(diào)控制方法。首先，通過對城市交通干線協(xié)調(diào)控制進(jìn)行數(shù)學(xué)抽象，建立干線交通雙向綠波控制總延誤模型。其次，依據(jù)總延誤模型的特征，設(shè)計了一種利用歷史最優(yōu)共享的粒子群算法(VSHBPSO)。接著，對干線總延誤模型進(jìn)行優(yōu)化，以總延誤最小為目標(biāo)，得出相位差、綠信比的最優(yōu)解，進(jìn)而獲得交通信號相位的動態(tài)配時策略。最后以秦皇島市交通干線為例進(jìn)行仿真實(shí)驗(yàn)，實(shí)驗(yàn)結(jié)果表明，優(yōu)化后的交叉口配時方案比傳統(tǒng)的定時控制方案減少了43.1%的延誤時間，有效提高了干線通行效率。

發(fā)表于：2015/7/23

基于FPGA的通用PCM測試系統(tǒng)設(shè)計

遙測系統(tǒng)中，使用大量、種類繁多的數(shù)據(jù)綜合設(shè)備將不同種類、不同通道的有用信息綜合、編碼為PCM流。為滿足種類繁多的數(shù)據(jù)綜合設(shè)備的測試需求，研制了基于FPGA的通用PCM測試系統(tǒng)，實(shí)現(xiàn)對具有不同碼型、碼速率、幀結(jié)構(gòu)以及接口等的數(shù)據(jù)綜合設(shè)備的功能測試。系統(tǒng)功能強(qiáng)大，使用靈活方便。

發(fā)表于：2015/7/23

基于FPGA的數(shù)字高清CMOS遙感成像技術(shù)

為得到高質(zhì)量的數(shù)字高清遙感圖像，設(shè)計了一種基于FPGA的CMOS遙感成像系統(tǒng)。首先闡述了以FPGA為主處理器的硬件平臺結(jié)構(gòu)，然后從模塊化的角度詳細(xì)介紹了如何用FPGA器件實(shí)現(xiàn)硬件系統(tǒng)的數(shù)字功能并得到高質(zhì)量的遙感圖像，這些內(nèi)容主要包括主控制接口、傳感器接口、圖像預(yù)處理、DDR2控制、數(shù)字視頻合成等模塊。通過軟件仿真和硬件測試，驗(yàn)證了設(shè)計方案的正確性和有效性。

發(fā)表于：2015/7/23

基于FPGA的電子變焦系統(tǒng)設(shè)計

針對數(shù)碼相機(jī)、手機(jī)等移動設(shè)備的特點(diǎn)，提出一種基于高分辨率傳感器的無損電子變焦模型，該模型同時克服了光學(xué)變焦模型和傳統(tǒng)電子變焦模型的缺陷，輸出圖像可以達(dá)到光學(xué)變焦的效果。針對圖像在縮放過程中的混疊現(xiàn)象，提出一種基于FPGA的抗混疊濾波和雙線性插值相結(jié)合的圖像縮放算法。通過MATLAB仿真表明，該算法得到的圖像質(zhì)量較高,硬件實(shí)現(xiàn)簡單。

發(fā)表于：2015/7/23

基于DSP+CPLD的電動舵機(jī)控制系統(tǒng)的設(shè)計

設(shè)計了一個基于DSP+CPLD的電動舵機(jī)控制系統(tǒng)。硬件電路包括控制器、驅(qū)動電路、信號檢測電路以及保護(hù)電路，完成了對各部分電路的檢測，同時采用了PI控制算法，并對參數(shù)進(jìn)行了調(diào)整。采用DSP和CPLD相結(jié)合的主控單元，簡化了DSP的外圍電路，減少了DSP消耗的運(yùn)算資源，并充分運(yùn)用了CPLD編程的靈活性。實(shí)驗(yàn)結(jié)果表明，該電動舵機(jī)控制系統(tǒng)運(yùn)行可靠、穩(wěn)定，具有較強(qiáng)的實(shí)用性。

發(fā)表于：2015/7/23

帶殘余補(bǔ)償?shù)耐馔茮_激響應(yīng)低成本FIR濾波器實(shí)現(xiàn)

基于帶殘余補(bǔ)償?shù)耐馔茮_激響應(yīng)設(shè)計技術(shù)，利用硬件描述語言編程在集成電路上對FIR數(shù)字濾波器進(jìn)行了綜合。該技術(shù)利用沖激響應(yīng)的準(zhǔn)周期特性近似濾波器系數(shù)，有效降低了FIR濾波器常系數(shù)乘法的復(fù)雜度，并通過殘余補(bǔ)償降低濾波器階數(shù)，同時應(yīng)用子項(xiàng)共享技術(shù)進(jìn)一步減少加法器個數(shù)。綜合結(jié)果表明所提方法可以有效節(jié)省高階FIR濾波器硬件資源的消耗，適用于低成本數(shù)字系統(tǒng)設(shè)計。

發(fā)表于：2015/7/21

IDT 公司通過新增額外的支持PCIe 時鐘輸出的器件擴(kuò)展VersaClock 5 產(chǎn)品系列

美國加利福尼亞州圣何塞，2015 年7 月14日 - IDT 公司（ IDT ®）（NASDAQ：IDTI）今天宣布擴(kuò)展其 VersaClock 5 系列可編程時鐘發(fā)生器，新推出的器件可簡化設(shè)計中 PCIe 時鐘的產(chǎn)生，同時提供VersaClock 產(chǎn)品系列眾所周知的靈活輸出。高性能VersaClock 5 系列的新成員具有專屬的低功耗HCSL （ LP-HCSL）輸出，通過為PCIe 設(shè)計提供一個集成式的時鐘產(chǎn)生和分配方案能夠減少電路板空間，并降低物料成本（BOM ）。

發(fā)表于：2015/7/14