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Altera被曝將易主銀湖資本

Altera被曝將易主銀湖資本

2 月 19 日消息，彭博社今天（2 月 19 日）發(fā)布博文，報(bào)道稱私募巨頭銀湖資本（Silver Lake Management）正與英特爾進(jìn)行深入談判，計(jì)劃收購其可編程芯片部門 Altera 的多數(shù)股權(quán)。

【Vivado使用誤區(qū)與進(jìn)階】XDC約束技巧之時(shí)鐘篇

Xilinx 的新一代設(shè)計(jì)套件Vivado中引入了全新的約束文件XDC，在很多規(guī)則和技巧上都跟上一代產(chǎn)品ISE中支持的UCF大不相同，給使用者帶來許多額外挑戰(zhàn)。Xilinx工具專家告訴你，其實(shí)用好XDC很容易，只需掌握幾點(diǎn)核心技巧，并且時(shí)刻牢記：XDC的語法其實(shí)就是Tcl語言。

發(fā)表于：3/5/2015

【Vivado使用誤區(qū)與進(jìn)階】XDC約束技巧——CDC篇

上一篇《XDC約束技巧之時(shí)鐘篇》介紹了XDC的優(yōu)勢(shì)以及基本語法，詳細(xì)說明了如何根據(jù)時(shí)鐘結(jié)構(gòu)和設(shè)計(jì)要求來創(chuàng)建合適的時(shí)鐘約束。我們知道XDC與UCF的根本區(qū)別之一就是對(duì)跨時(shí)鐘域路徑（CDC）的缺省認(rèn)識(shí)不同，那么碰到FPGA設(shè)計(jì)中常見的CDC路徑，到底應(yīng)該怎么約束，在設(shè)計(jì)上又要注意些什么才能保證時(shí)序報(bào)告的準(zhǔn)確性？

發(fā)表于：3/5/2015

讓更多的用戶受益于強(qiáng)大的Vivado與UltraFAST

想到要寫這一系列關(guān)于工具和方法學(xué)的小文章是在半年多前，那時(shí)候Vivado已經(jīng) 推出兩年，陸陸續(xù)續(xù)也接觸了不少客戶和他們的設(shè)計(jì)。我所在的部門叫做“Tools & Methodology Applications”，其實(shí)也是專為Vivado而設(shè)的一個(gè)部門，從Vivado的早期計(jì)劃開始，我和我的同事們就投入到了Xilinx和 Vivado的客戶們的推廣和支持中，我們給客戶做培訓(xùn)，在市場(chǎng)活動(dòng)上做報(bào)告，培訓(xùn)和考核代理商，也去現(xiàn)場(chǎng)支持客戶的設(shè)計(jì)。

發(fā)表于：3/5/2015

【Vivado使用誤區(qū)與進(jìn)階】用Tcl定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程

上一篇《Tcl在Vivado中的應(yīng)用》介紹了Tcl的基本語法以及如何利用Tcl在Vivado中定位目標(biāo)。其實(shí)Tcl在Vivado中還有很多延展應(yīng)用，接下來我們就來討論如何利用Tcl語言的靈活性和可擴(kuò)展性，在Vivado中實(shí)現(xiàn)定制化的FPGA設(shè)計(jì)流程。

發(fā)表于：3/5/2015

【Vivado使用誤區(qū)與進(jìn)階】在Vivado中實(shí)現(xiàn)ECO功能

關(guān)于Tcl在Vivado中的應(yīng)用文章從Tcl的基本語法和在Vivado中的應(yīng)用展開，繼上篇《用Tcl定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程》介紹了如何擴(kuò)展甚至是定制FPGA設(shè)計(jì)實(shí)現(xiàn)流程后，引出了一個(gè)更細(xì)節(jié)的應(yīng)用場(chǎng)景：如何利用Tcl在已完成布局布線的設(shè)計(jì)上對(duì)網(wǎng)表或是布局布線進(jìn)行局部編輯，從而在最短時(shí)間內(nèi)，以最小的代價(jià)完成個(gè)別的設(shè)計(jì)改動(dòng)需求

發(fā)表于：3/5/2015

Diodes八引腳微型邏輯器件延長電池壽命

Diodes公司 (Diodes Incorporated) 為其先進(jìn)的超低功率CMOS 邏輯器件系列新增多款采用了八引腳DFN1210無鉛微型封裝的74AUP2G雙門邏輯器件。新產(chǎn)品通過支持低電壓及低功率系統(tǒng)設(shè)計(jì)，從而延長智能手機(jī)和平板電腦等下一代超薄便攜式產(chǎn)品的電池壽命。

發(fā)表于：3/4/2015

基于FPGA的新型TOF圖像傳感器驅(qū)動(dòng)設(shè)計(jì)

結(jié)合3D-TOF(Time of flight)圖像傳感器的特點(diǎn)與應(yīng)用背景，以德國PMD Tec的一種TOF芯片- PMD PhotoICs?誖19K-S3為例闡述TOF傳感器的工作原理并分析其驅(qū)動(dòng)時(shí)序。以Xilinx公司的FPGA為開發(fā)平臺(tái)，用Verilog完成驅(qū)動(dòng)時(shí)序的設(shè)計(jì)并進(jìn)行仿真。經(jīng)過驗(yàn)證，上位機(jī)能夠正確顯示出傳感器采集到的深度（Depth）數(shù)據(jù)。

發(fā)表于：3/3/2015

ChinaAET舉辦FPGA與圖像處理研討會(huì) 打造工程師的圈子生活

2015年2月1日，來自中科院電子所、中科院微電子所、電子六所的等科研單位，華為、清華同方、大唐移動(dòng)、展訊通信等知名企業(yè)，以及北京大學(xué)、北京航空航天大學(xué)、北京郵電大學(xué)、北京工業(yè)大學(xué)等高等院校的40余位視頻圖像處理愛好者和FPGA愛好者共聚一堂，參加了電子技術(shù)應(yīng)用?Tech-Workshop之“FPGA與圖像處理技術(shù)研討會(huì)”，共同打造工程師的圈子生活。

發(fā)表于：3/2/2015

萊迪思半導(dǎo)體的FPGA功能安全性設(shè)計(jì)流程有助于加速IEC61508認(rèn)證

為安全攸關(guān)的應(yīng)用加速IEC61508認(rèn)證.TÜV Rheinland認(rèn)證的FPGA功能安全性設(shè)計(jì)流程（Functional Safety Design Flow）.秉持最前沿的設(shè)計(jì)方法，節(jié)約時(shí)間并降低成本.支持MachXO、MachXO2、LatticeECP3等萊迪思的FPGA產(chǎn)品系列

發(fā)表于：2/27/2015

解讀UltraScale+ Xilinx在16nm繼續(xù)領(lǐng)先一代的奧義所在

時(shí)至今日，相信已經(jīng)沒有任何人能否認(rèn)Xilinx在FPGA領(lǐng)域的霸主地位。尤其是近年來，Xilinx通過不斷創(chuàng)新，大幅提高系統(tǒng)級(jí)性能，降低功耗，節(jié)約物料成本，在28nm 和 20nm 持續(xù)領(lǐng)先，為客戶提供領(lǐng)先競(jìng)爭(zhēng)對(duì)手一代的價(jià)值。

發(fā)表于：2/27/2015