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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級自動(dòng)化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場對具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應(yīng)用高性能軟硬件的解決方案。

IDT 公司通過新增額外的支持PCIe 時(shí)鐘輸出的器件擴(kuò)展VersaClock 5 產(chǎn)品系列

美國加利福尼亞州圣何塞，2015 年7 月14日 - IDT 公司（ IDT ®）（NASDAQ：IDTI）今天宣布擴(kuò)展其 VersaClock 5 系列可編程時(shí)鐘發(fā)生器，新推出的器件可簡化設(shè)計(jì)中 PCIe 時(shí)鐘的產(chǎn)生，同時(shí)提供VersaClock 產(chǎn)品系列眾所周知的靈活輸出。高性能VersaClock 5 系列的新成員具有專屬的低功耗HCSL （ LP-HCSL）輸出，通過為PCIe 設(shè)計(jì)提供一個(gè)集成式的時(shí)鐘產(chǎn)生和分配方案能夠減少電路板空間，并降低物料成本（BOM ）。

發(fā)表于：7/14/2015

基于改進(jìn)DDS算法的任意信號發(fā)生器設(shè)計(jì)

針對傳統(tǒng)直接數(shù)字頻率合成（DDS）算法存在的幅度量化誤差、相位截?cái)嗾`差問題，提出了一種混合利用信號對稱性+Sunderland構(gòu)造對數(shù)據(jù)ROM進(jìn)行壓縮的方法，用來增大數(shù)據(jù)ROM的存儲(chǔ)量，同時(shí)采用改進(jìn)型相位抖動(dòng)注入法抑制相位截?cái)嗾`差。硬件電路部分設(shè)計(jì)了幅頻校正電路，對信號進(jìn)行校正，保證了信號幅度的穩(wěn)定輸出。測試結(jié)果表明，信號發(fā)生器可以輸出高速、穩(wěn)定、低衰減、低雜散的任意波形，輸出信號頻率范圍為1 MHz~30 MHz，幅度峰峰值為40 mV~6.7 V。

發(fā)表于：7/14/2015

Diodes 0.2A功率開關(guān)可承受熱插拔USB負(fù)載

新功率開關(guān)系列提供0.4A電流限制以及從2.7V到5.5V的供電電壓范圍，并具有最高達(dá)0.2A的連續(xù)負(fù)載電流額定值。其它保護(hù)功能包括0.4ms升降控制時(shí)間，可支持電腦計(jì)算、通信和消費(fèi)性電子設(shè)備與外圍設(shè)備之間的熱插拔連接。此外，欠壓閉鎖和反向電流阻斷功能有效保護(hù)輸入電源，熱保護(hù)功能則防止集成電路在重載或短路故障的情況下受損。

發(fā)表于：7/13/2015

用于壓縮感知的DMD控制系統(tǒng)設(shè)計(jì)

基于數(shù)字光處理(DLP)的數(shù)字微鏡器件(DMD)灰度控制主要針對視頻應(yīng)用，故幀頻較低，只有約60～120 Hz，而用DMD實(shí)現(xiàn)的伯努利矩陣作為壓縮感知測量矩陣，是0-1二值矩陣，不需要灰度控制，且?guī)l要求通常在數(shù)千幀每秒。研制了基于Xilinx公司Virtex-5 FPGA的DMD控制系統(tǒng)來實(shí)現(xiàn)伯努利矩陣，系統(tǒng)由隨機(jī)數(shù)發(fā)生器(RNG)、DDR2 SDRAM控制器、DMD控制器等模塊組成。隨機(jī)數(shù)發(fā)生器產(chǎn)生的隨機(jī)數(shù)存儲(chǔ)在DDR2 SDRAM中，實(shí)現(xiàn)與DMD的高速數(shù)據(jù)傳輸。經(jīng)驗(yàn)證，該系統(tǒng)可實(shí)現(xiàn)二值高速顯示，幀頻可達(dá)到2 kHz。

發(fā)表于：7/13/2015

基于PCIe總線的衛(wèi)星導(dǎo)航信號傳輸系統(tǒng)設(shè)計(jì)

為了滿足高精度軟件接收機(jī)對衛(wèi)星導(dǎo)航中頻信號傳輸系統(tǒng)的新要求，設(shè)計(jì)了一種基于PCIe總線的傳輸系統(tǒng)。該系統(tǒng)以Virtex-5 FPGA為核心控制器件，以DMA方式通過4通道PCIe接口傳輸導(dǎo)航衛(wèi)星數(shù)據(jù)。詳細(xì)介紹傳輸系統(tǒng)AD模塊、DMA控制模塊、中斷模塊等核心模塊的FPGA實(shí)現(xiàn)方法。經(jīng)過測試與驗(yàn)證，系統(tǒng)讀寫速率分別達(dá)到了800 MB/s和650 MB/s,可以滿足不同層次導(dǎo)航軟件接收機(jī)對原始導(dǎo)航數(shù)據(jù)的需求。

發(fā)表于：7/9/2015

載荷側(cè)擺條件下衛(wèi)星點(diǎn)波束覆蓋區(qū)域算法研究

針對衛(wèi)星斜視時(shí)地面覆蓋區(qū)域確定問題，提出了一種利用衛(wèi)星波束側(cè)擺角、偏移正東方向旋轉(zhuǎn)角度和星下點(diǎn)確定衛(wèi)星波束中心的算法。通過衛(wèi)星的側(cè)視角度確定圓錐面，利用站心坐標(biāo)系中波束的旋轉(zhuǎn)角確定唯一的圓錐母線作為波束中心線，進(jìn)而得到衛(wèi)星波束中心與地球的交點(diǎn)，從而確定衛(wèi)星的覆蓋區(qū)域。

發(fā)表于：7/8/2015

基于FPGA的AXI4總線時(shí)序設(shè)計(jì)與實(shí)現(xiàn)

針對AXI4總線設(shè)備之間的高速數(shù)據(jù)傳輸需求，根據(jù)AXI4總線協(xié)議，設(shè)計(jì)實(shí)現(xiàn)了一種基于FPGA的AXI4總線讀寫時(shí)序控制方法。以FPGA為核心，采用VHDL語言，完成了滿足AXI4總線協(xié)議的讀猝發(fā)方式數(shù)據(jù)傳輸和寫猝發(fā)方式數(shù)據(jù)傳輸時(shí)序控制模塊的設(shè)計(jì)。利用FPGA內(nèi)部嵌入式系統(tǒng)提供的高性能數(shù)據(jù)傳輸接口完成AXI4時(shí)序控制模塊的功能驗(yàn)證。實(shí)際應(yīng)用表明，依據(jù)提出的設(shè)計(jì)方法實(shí)現(xiàn)的讀寫時(shí)序控制模塊能夠滿足AXI4總線協(xié)議規(guī)定的時(shí)序關(guān)系，實(shí)現(xiàn)數(shù)據(jù)的高速正確傳輸，總線數(shù)據(jù)傳輸速率能夠達(dá)到1.09 GB/s。

發(fā)表于：7/8/2015

預(yù)取技術(shù)分析

內(nèi)存時(shí)延是制約現(xiàn)代處理器性能的主要因素之一。預(yù)取技術(shù)通過提前從內(nèi)存讀取將來可能使用的數(shù)據(jù)降低內(nèi)存時(shí)延對處理器執(zhí)行的影響，是一種被廣泛應(yīng)用的提升處理器性能的技術(shù)。探討了當(dāng)前主流硬件平臺(tái)的預(yù)取技術(shù)，分析了現(xiàn)有預(yù)取技術(shù)的不足并展望了預(yù)取技術(shù)的發(fā)展趨勢。

發(fā)表于：7/7/2015

人工智能"睜眼"看到的世界是什么樣的？

據(jù)國外媒體報(bào)道，在電腦的“眼”中，我們司空見慣的世界竟然變成了噩夢般的場景。通過上傳圖片，谷歌研發(fā)的人工神經(jīng)網(wǎng)絡(luò)ANNs把一些全球聞名的照片或畫作變成了或荒誕不經(jīng)或晦澀抽象的超現(xiàn)實(shí)畫面。請點(diǎn)開以上圖集體驗(yàn)一下人工智能眼中的世界吧。

發(fā)表于：7/7/2015

賽靈思：ARM崛起和后Altera時(shí)代如何“生存”？

英特爾和Altera傳出收購消息以后，分分合合好幾次。導(dǎo)致我買的股票上漲了5美元，我獎(jiǎng)勵(lì)自己吃了一頓麥當(dāng)勞，但是這些消息對于被收購前的Altera可能更有價(jià)值。

發(fā)表于：7/3/2015