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基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

為了滿(mǎn)足機(jī)載顯示器畫(huà)面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號(hào)轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號(hào)轉(zhuǎn)換為RGB數(shù)字視頻信號(hào)，并且與數(shù)字圖像信號(hào)疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿(mǎn)足機(jī)載顯示器畫(huà)面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。

Altera是否要擔(dān)心英特爾的并購(gòu)記錄

業(yè)界都在擔(dān)心Altera被英特爾收購(gòu)之后的命運(yùn)，但與此同時(shí)，這家受人尊重的可編程邏輯器件廠商的產(chǎn)品、技術(shù)路線(xiàn)和雇員，很明顯前景讓人牽掛。

發(fā)表于：2015/8/24

基于漢明碼校驗(yàn)的AES數(shù)據(jù)加密記錄器設(shè)計(jì)

以FPGA為硬件設(shè)計(jì)平臺(tái)，實(shí)現(xiàn)AES數(shù)據(jù)加密記錄器，重點(diǎn)講述了AES算法的FPGA實(shí)現(xiàn)。利用MATLAB軟件完成算法的密鑰擴(kuò)展及S盒設(shè)計(jì)，使其在硬件中的設(shè)計(jì)簡(jiǎn)化為查表操作；整體算法的設(shè)計(jì)采用流水線(xiàn)技術(shù)，提高了加密速度。同時(shí)，設(shè)計(jì)了漢明校驗(yàn)碼解決由于NAND Flash位翻轉(zhuǎn)經(jīng)加密后帶來(lái)的誤碼擴(kuò)散的問(wèn)題，將最后的糾錯(cuò)工作設(shè)計(jì)在計(jì)算機(jī)上完成，降低對(duì)硬件讀數(shù)的影響，同時(shí)提高了系統(tǒng)的可靠性，該設(shè)計(jì)具有一定實(shí)用價(jià)值。

發(fā)表于：2015/8/22

視頻混沌加密及其FPGA實(shí)現(xiàn)

混沌具有確定性系統(tǒng)的內(nèi)在隨機(jī)性、有界遍歷性以及對(duì)初值和系統(tǒng)參數(shù)的敏感性，與信息加密應(yīng)具備的基本特性相一致。基于混沌貓映射的基本原理，利用FPGA的并行處理算法和豐富的邏輯資源，首先對(duì)視頻信號(hào)進(jìn)行采集，然后利用混沌貓映射對(duì)采集的視頻信號(hào)進(jìn)行加密，并給出了相關(guān)的視頻混沌加密的設(shè)計(jì)方法和FPGA硬件實(shí)現(xiàn)結(jié)果。

發(fā)表于：2015/8/22

FPGA芯片在編程器燒錄器里的應(yīng)用

摘要：FPGA的IO可編程，這給邏輯設(shè)計(jì)和PCB設(shè)計(jì)帶來(lái)一定的靈活性和獨(dú)立性。在編程器的硬件實(shí)現(xiàn)中，F(xiàn)PGA就是充當(dāng)一個(gè)“千手觀音”的角色，為邏輯設(shè)計(jì)和PCB設(shè)計(jì)鋪路架橋，靈活實(shí)現(xiàn)各種功能。

發(fā)表于：2015/8/22

Altera是否要擔(dān)心英特爾的并購(gòu)記錄

　界都在擔(dān)心Altera被英特爾收購(gòu)之后的命運(yùn)，但與此同時(shí)，這家受人尊重的可編程邏輯器件廠商的產(chǎn)品、技術(shù)路線(xiàn)和雇員，很明顯前景讓人牽掛。

發(fā)表于：2015/8/21

裸眼3D液晶屏FPGA時(shí)序控制技術(shù)研究

裸眼3D液晶屏為圖像顯示載體，可把左右眼的圖像準(zhǔn)確送至雙眼形成立體視覺(jué)。左右眼圖像信號(hào)使用FPGA來(lái)準(zhǔn)確控制幀同步、行同步與像素時(shí)鐘，使圖像像素準(zhǔn)確地傳輸?shù)狡聊幌鄳?yīng)位置。研究了裸眼3D屏的數(shù)據(jù)接口要求，通過(guò)裸眼3D顯示算法和利用硬件描述語(yǔ)言建立了圖像數(shù)據(jù)流傳輸模型，得出了裸眼3D字幕顯示的可行邏輯設(shè)計(jì)。系統(tǒng)經(jīng)過(guò)實(shí)驗(yàn)驗(yàn)證，運(yùn)行穩(wěn)定。

發(fā)表于：2015/8/20

一種無(wú)乘法器的DLMS導(dǎo)航抗干擾算法設(shè)計(jì)

衛(wèi)星導(dǎo)航信號(hào)具有發(fā)射功率弱、信號(hào)載波和碼元易丟失等特點(diǎn)，很容易受到強(qiáng)信號(hào)的壓制式干擾。采用自適應(yīng)天線(xiàn)陣列對(duì)導(dǎo)航信號(hào)進(jìn)行抗干擾處理，設(shè)計(jì)使用適合導(dǎo)航信號(hào)的功率倒置算法來(lái)實(shí)現(xiàn)抗干擾。提出了一種基于CORDIC算法的無(wú)乘法器結(jié)構(gòu)的DLMS算法設(shè)計(jì)，CORDIC算法引入的流水線(xiàn)延遲適用于空時(shí)二維DLMS算法，延遲不會(huì)影響空時(shí)二維DLMS算法的收斂特性及估計(jì)誤差。詳細(xì)介紹了CORDIC乘法單元的設(shè)計(jì)、空時(shí)二維DLMS的相關(guān)參數(shù)的設(shè)計(jì)，在Simulink上完成了系統(tǒng)的仿真，最后給出了仿真結(jié)果，驗(yàn)證了設(shè)計(jì)的正確性和可行性。

發(fā)表于：2015/8/19

基于FPGA的高速時(shí)間交替采樣系統(tǒng)

提出了一種高速高精度數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)。ADC高速采樣基于時(shí)間交替采樣結(jié)構(gòu)實(shí)現(xiàn)，以FPGA為邏輯控制芯片，DSP為誤差矯正算法處理中心。在對(duì)系統(tǒng)總體設(shè)計(jì)各模塊進(jìn)行介紹的基礎(chǔ)上，重點(diǎn)分析了系統(tǒng)存在的偏移誤差、時(shí)延誤差和增益誤差，并描述了一種誤差矯正方法。通過(guò)實(shí)驗(yàn)測(cè)試，結(jié)果表明該設(shè)計(jì)能夠?qū)崿F(xiàn)1 GS/s的高速采樣，并能完成明顯的誤差矯正。

發(fā)表于：2015/8/15

基于CPLD和DS1020的多道數(shù)字延遲脈沖發(fā)生器

討論了一種可用于飛行時(shí)間質(zhì)譜儀（TOF）的小型多通道時(shí)序系統(tǒng)，研制一種新型高精度的可編程數(shù)字延遲/脈沖發(fā)生器。采用單片機(jī)（MCU）作為微控制器，通過(guò)可編程邏輯器件（CPLD）和可編程數(shù)字延遲線(xiàn)（DS1020）產(chǎn)生所需脈沖，介紹了高速數(shù)字系統(tǒng)中的定時(shí)誤差問(wèn)題。該裝置可同時(shí)輸出7路脈沖，延遲分辨率最低可達(dá)0.15 ns，脈沖寬度分辨率為10 ns，可以采用外同步觸發(fā)方式完成多臺(tái)設(shè)備級(jí)聯(lián)控制。

發(fā)表于：2015/8/14

基于OTSU算法的FPGA實(shí)時(shí)繞距測(cè)量系統(tǒng)

隨著FPGA芯片集成度的提高，加之其價(jià)格低廉的優(yōu)勢(shì)，越來(lái)越多的視頻圖像處理平臺(tái)采用基于FPGA技術(shù)的方案。設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)基于OTSU算法的FPGA實(shí)時(shí)繞距測(cè)量系統(tǒng)。首先設(shè)計(jì)了視頻圖像灰度化的非浮點(diǎn)運(yùn)算實(shí)現(xiàn)，然后詳細(xì)討論了OTSU算法的硬件實(shí)現(xiàn)方案，包括其原理、公式簡(jiǎn)化、流水線(xiàn)處理等。經(jīng)過(guò)OTSU算法處理之后，接著通過(guò)統(tǒng)計(jì)二值圖像中雙絞線(xiàn)部分的列寬，計(jì)算兩個(gè)最窄列寬之間的距離即繞距。最后在片上可編程系統(tǒng)上編寫(xiě)軟件模塊實(shí)現(xiàn)功能。

發(fā)表于：2015/8/14