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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

基于優(yōu)化DA算法濾波器的設(shè)計(jì)及其FPGA實(shí)現(xiàn)

由于傳統(tǒng)MAC方法在設(shè)計(jì)數(shù)字濾波器時(shí)頻繁使用乘法器，導(dǎo)致整個(gè)系統(tǒng)運(yùn)行速率下降，而一般DA算法在設(shè)計(jì)高階濾波器時(shí)存在查找表規(guī)模過大以至于難以實(shí)現(xiàn)的問題。提出一種優(yōu)化的DA算法來(lái)克服這一缺陷，為此設(shè)計(jì)了一個(gè)18階的線性相位結(jié)構(gòu)的FIR低通濾波器，并用Verilog HDL語(yǔ)言在FPGA上實(shí)現(xiàn)，在第三方仿真平臺(tái)Modelsim工具上仿真。仿真結(jié)果與MATLAB計(jì)算的理論值進(jìn)行對(duì)比，驗(yàn)證了此優(yōu)化算法的正確性。

發(fā)表于：8/4/2015

自適應(yīng)壓縮感知的語(yǔ)音壓縮重構(gòu)算法研究

根據(jù)傳統(tǒng)語(yǔ)音信號(hào)的處理過程和語(yǔ)音信號(hào)的特征，提出了利用自適應(yīng)冗余字典KSVD算法、自適應(yīng)觀測(cè)矩陣和SAMP重構(gòu)算法的壓縮重構(gòu)方法，通過仿真分析，并與普通壓縮感知對(duì)比平均幀重構(gòu)信噪比、相對(duì)誤差，驗(yàn)證了壓縮感知自適應(yīng)算法的優(yōu)越性。

發(fā)表于：8/3/2015

基于PCIe總線的多路實(shí)時(shí)傳輸系統(tǒng)設(shè)計(jì)

針對(duì)多路圖像數(shù)據(jù)的傳輸及處理帶寬需求，使用Virtex-6 FPGA設(shè)計(jì)實(shí)現(xiàn)了基于PCIe總線的多路實(shí)時(shí)傳輸系統(tǒng)。該系統(tǒng)主要包括仲裁控制多設(shè)備對(duì)DDR3的訪問，采用PCIe Bus Master DMA方式實(shí)現(xiàn)與PC之間的高速傳輸，以及對(duì)全雙工傳輸過程中存在的擁堵問題進(jìn)行優(yōu)化。實(shí)驗(yàn)結(jié)果表明，該實(shí)時(shí)傳輸系統(tǒng)最高的傳輸速率可以達(dá)到單工寫1 632 MB/s，讀1 557 MB/s，全雙工寫1 478 MB/s，讀1 439 MB/s，并且性能穩(wěn)定，完全滿足多路圖像采集后的高速傳輸處理需求。

發(fā)表于：8/2/2015

基于FPGA的高頻視覺刺激控制器的設(shè)計(jì)

研究穩(wěn)態(tài)視覺誘發(fā)電位需要視覺刺激器生成高頻刺激信號(hào)。而傳統(tǒng)的刺激器在產(chǎn)生高頻圖像刺激時(shí)的準(zhǔn)確性和同步性極差，并且使用不便、刺激模式單一。鑒于此，設(shè)計(jì)了一個(gè)高頻視覺刺激控制器，以FPGA為控制器并采用硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)程序，實(shí)現(xiàn)圖像刺激的生成。實(shí)驗(yàn)結(jié)果顯示，設(shè)計(jì)的視覺刺激控制器具備時(shí)間精度高、準(zhǔn)確性高和同步性好的優(yōu)點(diǎn)，能有效地生成高頻刺激信號(hào)。

發(fā)表于：8/1/2015

TI發(fā)布32位ADC實(shí)現(xiàn)同類產(chǎn)品中最佳性能和特性并具備兩者兼具的設(shè)計(jì)

2015年7月28日，北京訊日前，德州儀器 (TI) 推出了一對(duì)32位增量-累加模數(shù)轉(zhuǎn)換器 (ADC)，這兩款器件將高分辨率、低噪聲和集成故障檢測(cè)組合在一起，這成功解決了過去在器件評(píng)估和選型時(shí)，所需的性能和特性無(wú)法兼得的問題。此外，ADS1262和ADS1263具備高集成度且傳感器即時(shí)可用，還免除了那些會(huì)增加系統(tǒng)成本、降低噪聲和漂移性能的外部組件。

發(fā)表于：7/29/2015

美高森美推出汽車等級(jí)SoC FPGA和FPGA器件

致力于在電源、安全、可靠和性能方面提供差異化半導(dǎo)體技術(shù)方案的領(lǐng)先供應(yīng)商美高森美公司(Microsemi Corporation，紐約納斯達(dá)克交易所代號(hào)：MSCC) 宣布提供全新汽車等級(jí)現(xiàn)場(chǎng)可編程門陣列(FPGA)和系統(tǒng)級(jí)芯片(SoC) FPGA器件?；陂W存的下一代低功率 FPGA和ARM® Cortex®-M3使能SoC FPGA器件已經(jīng)獲得AEC-Q100等級(jí)2認(rèn)證，這是概述電子元器件標(biāo)準(zhǔn)以期確保最終系統(tǒng)可滿足汽車可靠性水平要求的行業(yè)標(biāo)準(zhǔn)規(guī)范。新的汽車等級(jí)合格 SmartFusion®2和 IGLOO®2 器件是提供對(duì)于汽車應(yīng)用至關(guān)重要的先進(jìn)安全性和高可靠性的業(yè)界唯一器件。

發(fā)表于：7/29/2015

Altera榮獲年度EE Times/EDN ACE獎(jiǎng)

2015年7月28號(hào)，北京——在2015年7月21號(hào)加州圣克拉克舉行的嵌入式系統(tǒng)大會(huì)的EE Times和EDN 2015 UBM Canon電子行業(yè)年度創(chuàng)造獎(jiǎng)(ACE，Annual Creativity in Electronics)頒獎(jiǎng)典禮上，Altera公司(Nasdaq: ALTR)優(yōu)秀的參考設(shè)計(jì)獲得了ACE一等獎(jiǎng)。Altera由于其工業(yè)4.0應(yīng)用的單芯片、支持云計(jì)算的可編程邏輯控制器(PLC)參考設(shè)計(jì)而獲得最優(yōu)產(chǎn)品：參考設(shè)計(jì)類這一最高榮譽(yù)。ACE獎(jiǎng)最優(yōu)產(chǎn)品類表彰2014年度面市的前沿技術(shù)。

發(fā)表于：7/29/2015

Xilinx 宣布Vivado設(shè)計(jì)套件開始支持16nm UltraScale+產(chǎn)品早期試用

2015年7月24日，中國(guó)北京 - All Programmable 技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布，Vivado®設(shè)計(jì)套件開始支持包括Zynq® UltraScale+和Kintex® UltraScale+器件在內(nèi)的16nm UltraScale?+產(chǎn)品組合的早期試用。該Vivado早期試用版工具已與UltraScale+ ASIC級(jí)可編程邏輯進(jìn)行了協(xié)同優(yōu)化，能夠充分發(fā)揮量產(chǎn)級(jí)UltraScale+器件的優(yōu)勢(shì)，進(jìn)而利用整個(gè)目錄中的SmartCORE?和 LogiCORE? IP。

發(fā)表于：7/28/2015

基于電磁波反射的協(xié)作SR-ARQ協(xié)議發(fā)送端延時(shí)分析

分集技術(shù)可以有效地提高無(wú)線通信系統(tǒng)的抗衰落性能，提出了一種基于反射的協(xié)作分集有限狀態(tài)Markov模型，解決使用中繼帶來(lái)的大量消耗資源的問題，給出了選擇式合并和最大比值合并的合并下的延時(shí)分析，并對(duì)最大比值合并方式進(jìn)行仿真。

發(fā)表于：7/27/2015

一種數(shù)字陀螺中Σ-Δ DAC的數(shù)字調(diào)制器設(shè)計(jì)和驗(yàn)證

采用單環(huán)級(jí)聯(lián)分布式前饋結(jié)構(gòu)(CIFF)設(shè)計(jì)并實(shí)現(xiàn)了一款三階四比特量化的Σ-Δ數(shù)字調(diào)制器。噪聲傳遞函數(shù)通過局部反饋技術(shù)進(jìn)行了零點(diǎn)優(yōu)化，并且對(duì)各系數(shù)進(jìn)行CSD(Canonical Signed Digit)編碼優(yōu)化。系統(tǒng)建模仿真結(jié)果得到SNDR為120.3 dB，有效位數(shù)(ENOB)為19.7位。針對(duì)多位量化適配問題，采用數(shù)據(jù)加權(quán)平均(DWA)算法對(duì)誤差進(jìn)行噪聲整形，以減小失配引起的非線性誤差。利用增加單元DAC的方法，對(duì)DWA算法進(jìn)行改進(jìn)，解決了其在直流或低頻周期信號(hào)下會(huì)產(chǎn)生雜波的問題，并對(duì)其進(jìn)行系統(tǒng)建模與仿真。最后利用FPGA驗(yàn)證了IDWA-DAC系統(tǒng)模型的正確性，這種結(jié)構(gòu)能夠有效提高動(dòng)態(tài)范圍，滿足設(shè)計(jì)要求。

發(fā)表于：7/27/2015