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基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強(qiáng)的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

【Tech-Workshop】最新FPGA技術(shù)發(fā)展與應(yīng)用經(jīng)驗分享

如今，28納米工藝的FPGA產(chǎn)品已經(jīng)開始普及,在物聯(lián)網(wǎng)時代必將承擔(dān)更大的重任。在以閃電般速度發(fā)展的半導(dǎo)體產(chǎn)業(yè)里，30年足夠改變一切。接下來，F(xiàn)PGA將在哪些地方大放異彩呢？

發(fā)表于：2015/8/14

動態(tài)可信度量分析的硬件安全機(jī)制研究

以可信計算理論為基礎(chǔ)，根據(jù)TCG組織的TPM1.2規(guī)范中對于信任鏈的構(gòu)建中實現(xiàn)動態(tài)可信度量分析的描述，提出了一種基于FPGA動態(tài)可重構(gòu)的動態(tài)可信度量分析實現(xiàn)DRTM的設(shè)計方法。并且通過建立基于ARM的嵌入式系統(tǒng)與FPGA結(jié)合的系統(tǒng)驗證平臺對設(shè)計進(jìn)行了測試及分析，給出了相對應(yīng)的測試系統(tǒng)。通過測試證明，基于FPGA動態(tài)可重構(gòu)的DRTM設(shè)計對于TPM中構(gòu)建動態(tài)信任鏈?zhǔn)且环N有益的方法。

發(fā)表于：2015/8/13

【0元試用】免費申請Altera DE2開發(fā)板

Altera DE2 多媒體開發(fā)平臺，是學(xué)習(xí)數(shù)字邏輯、計算機(jī)組織和FPGA方面的一個理想工具。該板非常適合各大學(xué)課程在實驗室環(huán)境下的一系列設(shè)計項目和復(fù)雜尖端的數(shù)字系統(tǒng)的開發(fā)和應(yīng)用。

發(fā)表于：2015/8/13

2015亞洲創(chuàng)新設(shè)計大賽─進(jìn)化?專注完美

由 Altera 和友晶科技連續(xù)舉辦 11 年的『亞洲創(chuàng)新設(shè)計大賽』，不僅是亞太區(qū)最頂尖的 FPGA 設(shè)計競賽，更是理工學(xué)生視為最高榮譽(yù)的競技場。今年總獎項高達(dá)美金十萬元，參加大賽的隊伍將有機(jī)會獲得首獎獎金 $1,000 美元，以及價值高達(dá) $8,000 美元，搭載 Altera 最新 Stratix V FPGA 的 DE5-Net 開發(fā)板，作品的技術(shù)文稿也將刊登於『亞太FPGA應(yīng)用工程期刊』及全球線上資料庫，創(chuàng)造全球曝光的機(jī)會！

發(fā)表于：2015/8/7

西門子發(fā)布Sirius 3SK2用戶友好型安全繼電器

?Sirius 3SK2最多可實現(xiàn)六項安全功能，能夠利用軟件進(jìn)行參數(shù)配置 ?用戶友好型軟件界面，只需簡單的拖放操作即可創(chuàng)建復(fù)雜的安全應(yīng)用 ?市場上最纖巧、可通過軟件配置參數(shù)的安全繼電器

發(fā)表于：2015/8/7

一種易于硬件實現(xiàn)的LZW算法的應(yīng)用

實測表明，遙測系統(tǒng)傳輸?shù)臄?shù)據(jù)冗余度高達(dá)90％，這嚴(yán)重降低了遙測系統(tǒng)的工作性能，而目前還沒有針對遙測數(shù)據(jù)硬件壓縮系統(tǒng)而設(shè)定的數(shù)據(jù)無損壓縮的統(tǒng)一標(biāo)準(zhǔn)。為了實現(xiàn)遙測數(shù)據(jù)硬件系統(tǒng)的無損壓縮，通過適當(dāng)增加字典的分配空間，優(yōu)化LZW算法的查找方式，改進(jìn)LZW算法的字典更新方法，調(diào)試出了一種易于硬件實現(xiàn)的LZW算法。最終，通過軟件仿真及實際測試，結(jié)果表明，遙測數(shù)據(jù)壓縮比達(dá)1.8:1以上，完成了設(shè)計的預(yù)期目標(biāo)。

發(fā)表于：2015/8/4

基于優(yōu)化DA算法濾波器的設(shè)計及其FPGA實現(xiàn)

由于傳統(tǒng)MAC方法在設(shè)計數(shù)字濾波器時頻繁使用乘法器，導(dǎo)致整個系統(tǒng)運行速率下降，而一般DA算法在設(shè)計高階濾波器時存在查找表規(guī)模過大以至于難以實現(xiàn)的問題。提出一種優(yōu)化的DA算法來克服這一缺陷，為此設(shè)計了一個18階的線性相位結(jié)構(gòu)的FIR低通濾波器，并用Verilog HDL語言在FPGA上實現(xiàn)，在第三方仿真平臺Modelsim工具上仿真。仿真結(jié)果與MATLAB計算的理論值進(jìn)行對比，驗證了此優(yōu)化算法的正確性。

發(fā)表于：2015/8/4

自適應(yīng)壓縮感知的語音壓縮重構(gòu)算法研究

根據(jù)傳統(tǒng)語音信號的處理過程和語音信號的特征，提出了利用自適應(yīng)冗余字典KSVD算法、自適應(yīng)觀測矩陣和SAMP重構(gòu)算法的壓縮重構(gòu)方法，通過仿真分析，并與普通壓縮感知對比平均幀重構(gòu)信噪比、相對誤差，驗證了壓縮感知自適應(yīng)算法的優(yōu)越性。

發(fā)表于：2015/8/3

基于PCIe總線的多路實時傳輸系統(tǒng)設(shè)計

針對多路圖像數(shù)據(jù)的傳輸及處理帶寬需求，使用Virtex-6 FPGA設(shè)計實現(xiàn)了基于PCIe總線的多路實時傳輸系統(tǒng)。該系統(tǒng)主要包括仲裁控制多設(shè)備對DDR3的訪問，采用PCIe Bus Master DMA方式實現(xiàn)與PC之間的高速傳輸，以及對全雙工傳輸過程中存在的擁堵問題進(jìn)行優(yōu)化。實驗結(jié)果表明，該實時傳輸系統(tǒng)最高的傳輸速率可以達(dá)到單工寫1 632 MB/s，讀1 557 MB/s，全雙工寫1 478 MB/s，讀1 439 MB/s，并且性能穩(wěn)定，完全滿足多路圖像采集后的高速傳輸處理需求。

發(fā)表于：2015/8/2

基于FPGA的高頻視覺刺激控制器的設(shè)計

研究穩(wěn)態(tài)視覺誘發(fā)電位需要視覺刺激器生成高頻刺激信號。而傳統(tǒng)的刺激器在產(chǎn)生高頻圖像刺激時的準(zhǔn)確性和同步性極差，并且使用不便、刺激模式單一。鑒于此，設(shè)計了一個高頻視覺刺激控制器，以FPGA為控制器并采用硬件描述語言Verilog HDL設(shè)計程序，實現(xiàn)圖像刺激的生成。實驗結(jié)果顯示，設(shè)計的視覺刺激控制器具備時間精度高、準(zhǔn)確性高和同步性好的優(yōu)點，能有效地生成高頻刺激信號。

發(fā)表于：2015/8/1