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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠將具有自定義邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設備可以在那里重新編程。

基于PCIe總線的多路實時傳輸系統(tǒng)設計

針對多路圖像數(shù)據(jù)的傳輸及處理帶寬需求，使用Virtex-6 FPGA設計實現(xiàn)了基于PCIe總線的多路實時傳輸系統(tǒng)。該系統(tǒng)主要包括仲裁控制多設備對DDR3的訪問，采用PCIe Bus Master DMA方式實現(xiàn)與PC之間的高速傳輸，以及對全雙工傳輸過程中存在的擁堵問題進行優(yōu)化。實驗結果表明，該實時傳輸系統(tǒng)最高的傳輸速率可以達到單工寫1 632 MB/s，讀1 557 MB/s，全雙工寫1 478 MB/s，讀1 439 MB/s，并且性能穩(wěn)定，完全滿足多路圖像采集后的高速傳輸處理需求。

發(fā)表于：8/2/2015

基于FPGA的高頻視覺刺激控制器的設計

研究穩(wěn)態(tài)視覺誘發(fā)電位需要視覺刺激器生成高頻刺激信號。而傳統(tǒng)的刺激器在產生高頻圖像刺激時的準確性和同步性極差，并且使用不便、刺激模式單一。鑒于此，設計了一個高頻視覺刺激控制器，以FPGA為控制器并采用硬件描述語言Verilog HDL設計程序，實現(xiàn)圖像刺激的生成。實驗結果顯示，設計的視覺刺激控制器具備時間精度高、準確性高和同步性好的優(yōu)點，能有效地生成高頻刺激信號。

發(fā)表于：8/1/2015

TI發(fā)布32位ADC實現(xiàn)同類產品中最佳性能和特性并具備兩者兼具的設計

2015年7月28日，北京訊日前，德州儀器 (TI) 推出了一對32位增量-累加模數(shù)轉換器 (ADC)，這兩款器件將高分辨率、低噪聲和集成故障檢測組合在一起，這成功解決了過去在器件評估和選型時，所需的性能和特性無法兼得的問題。此外，ADS1262和ADS1263具備高集成度且傳感器即時可用，還免除了那些會增加系統(tǒng)成本、降低噪聲和漂移性能的外部組件。

發(fā)表于：7/29/2015

美高森美推出汽車等級SoC FPGA和FPGA器件

致力于在電源、安全、可靠和性能方面提供差異化半導體技術方案的領先供應商美高森美公司(Microsemi Corporation，紐約納斯達克交易所代號：MSCC) 宣布提供全新汽車等級現(xiàn)場可編程門陣列(FPGA)和系統(tǒng)級芯片(SoC) FPGA器件?；陂W存的下一代低功率 FPGA和ARM® Cortex®-M3使能SoC FPGA器件已經獲得AEC-Q100等級2認證，這是概述電子元器件標準以期確保最終系統(tǒng)可滿足汽車可靠性水平要求的行業(yè)標準規(guī)范。新的汽車等級合格 SmartFusion®2和 IGLOO®2 器件是提供對于汽車應用至關重要的先進安全性和高可靠性的業(yè)界唯一器件。

發(fā)表于：7/29/2015

Altera榮獲年度EE Times/EDN ACE獎

2015年7月28號，北京——在2015年7月21號加州圣克拉克舉行的嵌入式系統(tǒng)大會的EE Times和EDN 2015 UBM Canon電子行業(yè)年度創(chuàng)造獎(ACE，Annual Creativity in Electronics)頒獎典禮上，Altera公司(Nasdaq: ALTR)優(yōu)秀的參考設計獲得了ACE一等獎。Altera由于其工業(yè)4.0應用的單芯片、支持云計算的可編程邏輯控制器(PLC)參考設計而獲得最優(yōu)產品：參考設計類這一最高榮譽。ACE獎最優(yōu)產品類表彰2014年度面市的前沿技術。

發(fā)表于：7/29/2015

Xilinx 宣布Vivado設計套件開始支持16nm UltraScale+產品早期試用

2015年7月24日，中國北京 - All Programmable 技術和器件的全球領先企業(yè)賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布，Vivado®設計套件開始支持包括Zynq® UltraScale+和Kintex® UltraScale+器件在內的16nm UltraScale?+產品組合的早期試用。該Vivado早期試用版工具已與UltraScale+ ASIC級可編程邏輯進行了協(xié)同優(yōu)化，能夠充分發(fā)揮量產級UltraScale+器件的優(yōu)勢，進而利用整個目錄中的SmartCORE?和 LogiCORE? IP。

發(fā)表于：7/28/2015

基于電磁波反射的協(xié)作SR-ARQ協(xié)議發(fā)送端延時分析

分集技術可以有效地提高無線通信系統(tǒng)的抗衰落性能，提出了一種基于反射的協(xié)作分集有限狀態(tài)Markov模型，解決使用中繼帶來的大量消耗資源的問題，給出了選擇式合并和最大比值合并的合并下的延時分析，并對最大比值合并方式進行仿真。

發(fā)表于：7/27/2015

一種數(shù)字陀螺中Σ-Δ DAC的數(shù)字調制器設計和驗證

采用單環(huán)級聯(lián)分布式前饋結構(CIFF)設計并實現(xiàn)了一款三階四比特量化的Σ-Δ數(shù)字調制器。噪聲傳遞函數(shù)通過局部反饋技術進行了零點優(yōu)化，并且對各系數(shù)進行CSD(Canonical Signed Digit)編碼優(yōu)化。系統(tǒng)建模仿真結果得到SNDR為120.3 dB，有效位數(shù)(ENOB)為19.7位。針對多位量化適配問題，采用數(shù)據(jù)加權平均(DWA)算法對誤差進行噪聲整形，以減小失配引起的非線性誤差。利用增加單元DAC的方法，對DWA算法進行改進，解決了其在直流或低頻周期信號下會產生雜波的問題，并對其進行系統(tǒng)建模與仿真。最后利用FPGA驗證了IDWA-DAC系統(tǒng)模型的正確性，這種結構能夠有效提高動態(tài)范圍，滿足設計要求。

發(fā)表于：7/27/2015

一種應用于生物識別領域的AES算法

生物識別技術已廣受重視，利用AES加密算法對生物識別過程中的特征模板進行加密可以大大提高生物識別技術的安全性。為提高AES加密算法的吞吐率，使其更好地應用于生物識別領域，以FPGA為實現(xiàn)主體，采用串行緩存結構，充分利用FPGA并行處理的特點，成功實現(xiàn)了一種大吞吐量的AES算法。最后在Xilinx的XC7A200T芯片上對算法進行了驗證，經計算其理論吞吐量可以達到30.3 Gb/s。

發(fā)表于：7/27/2015

基于安路FPGA的雙端口千兆以太網(wǎng)視頻傳輸卡

本文介紹了一種使用ANLOGIC(上海安路信息科技有限公司) AL3 FPGA實現(xiàn)的基于千兆以太網(wǎng)的實時視頻傳輸系統(tǒng)。本文首先對AL3 FPGA的特點，KSZ9031RNX千兆PHY芯片和視頻傳輸帶寬計算等進行了簡要介紹，然后詳細描述了系統(tǒng)硬件架構和FPGA程序架構，通過采用乒乓式的頁模式訪問SDRAM解決視頻緩存帶寬瓶頸，實現(xiàn)了1080P 30幀/秒的實時視頻傳輸。

發(fā)表于：7/27/2015