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Altera被曝將易主銀湖資本

Altera被曝將易主銀湖資本

2 月 19 日消息，彭博社今天（2 月 19 日）發(fā)布博文，報(bào)道稱私募巨頭銀湖資本（Silver Lake Management）正與英特爾進(jìn)行深入談判，計(jì)劃收購(gòu)其可編程芯片部門 Altera 的多數(shù)股權(quán)。

基于FPGA的數(shù)字高清CMOS遙感成像技術(shù)

為得到高質(zhì)量的數(shù)字高清遙感圖像，設(shè)計(jì)了一種基于FPGA的CMOS遙感成像系統(tǒng)。首先闡述了以FPGA為主處理器的硬件平臺(tái)結(jié)構(gòu)，然后從模塊化的角度詳細(xì)介紹了如何用FPGA器件實(shí)現(xiàn)硬件系統(tǒng)的數(shù)字功能并得到高質(zhì)量的遙感圖像，這些內(nèi)容主要包括主控制接口、傳感器接口、圖像預(yù)處理、DDR2控制、數(shù)字視頻合成等模塊。通過(guò)軟件仿真和硬件測(cè)試，驗(yàn)證了設(shè)計(jì)方案的正確性和有效性。

發(fā)表于：7/23/2015

基于FPGA的電子變焦系統(tǒng)設(shè)計(jì)

針對(duì)數(shù)碼相機(jī)、手機(jī)等移動(dòng)設(shè)備的特點(diǎn)，提出一種基于高分辨率傳感器的無(wú)損電子變焦模型，該模型同時(shí)克服了光學(xué)變焦模型和傳統(tǒng)電子變焦模型的缺陷，輸出圖像可以達(dá)到光學(xué)變焦的效果。針對(duì)圖像在縮放過(guò)程中的混疊現(xiàn)象，提出一種基于FPGA的抗混疊濾波和雙線性插值相結(jié)合的圖像縮放算法。通過(guò)MATLAB仿真表明，該算法得到的圖像質(zhì)量較高,硬件實(shí)現(xiàn)簡(jiǎn)單。

發(fā)表于：7/23/2015

基于DSP+CPLD的電動(dòng)舵機(jī)控制系統(tǒng)的設(shè)計(jì)

設(shè)計(jì)了一個(gè)基于DSP+CPLD的電動(dòng)舵機(jī)控制系統(tǒng)。硬件電路包括控制器、驅(qū)動(dòng)電路、信號(hào)檢測(cè)電路以及保護(hù)電路，完成了對(duì)各部分電路的檢測(cè)，同時(shí)采用了PI控制算法，并對(duì)參數(shù)進(jìn)行了調(diào)整。采用DSP和CPLD相結(jié)合的主控單元，簡(jiǎn)化了DSP的外圍電路，減少了DSP消耗的運(yùn)算資源，并充分運(yùn)用了CPLD編程的靈活性。實(shí)驗(yàn)結(jié)果表明，該電動(dòng)舵機(jī)控制系統(tǒng)運(yùn)行可靠、穩(wěn)定，具有較強(qiáng)的實(shí)用性。

發(fā)表于：7/23/2015

帶殘余補(bǔ)償?shù)耐馔茮_激響應(yīng)低成本FIR濾波器實(shí)現(xiàn)

基于帶殘余補(bǔ)償?shù)耐馔茮_激響應(yīng)設(shè)計(jì)技術(shù)，利用硬件描述語(yǔ)言編程在集成電路上對(duì)FIR數(shù)字濾波器進(jìn)行了綜合。該技術(shù)利用沖激響應(yīng)的準(zhǔn)周期特性近似濾波器系數(shù)，有效降低了FIR濾波器常系數(shù)乘法的復(fù)雜度，并通過(guò)殘余補(bǔ)償降低濾波器階數(shù)，同時(shí)應(yīng)用子項(xiàng)共享技術(shù)進(jìn)一步減少加法器個(gè)數(shù)。綜合結(jié)果表明所提方法可以有效節(jié)省高階FIR濾波器硬件資源的消耗，適用于低成本數(shù)字系統(tǒng)設(shè)計(jì)。

發(fā)表于：7/21/2015

IDT 公司通過(guò)新增額外的支持PCIe 時(shí)鐘輸出的器件擴(kuò)展VersaClock 5 產(chǎn)品系列

美國(guó)加利福尼亞州圣何塞，2015 年7 月14日 - IDT 公司（ IDT ®）（NASDAQ：IDTI）今天宣布擴(kuò)展其 VersaClock 5 系列可編程時(shí)鐘發(fā)生器，新推出的器件可簡(jiǎn)化設(shè)計(jì)中 PCIe 時(shí)鐘的產(chǎn)生，同時(shí)提供VersaClock 產(chǎn)品系列眾所周知的靈活輸出。高性能VersaClock 5 系列的新成員具有專屬的低功耗HCSL （ LP-HCSL）輸出，通過(guò)為PCIe 設(shè)計(jì)提供一個(gè)集成式的時(shí)鐘產(chǎn)生和分配方案能夠減少電路板空間，并降低物料成本（BOM ）。

發(fā)表于：7/14/2015

基于改進(jìn)DDS算法的任意信號(hào)發(fā)生器設(shè)計(jì)

針對(duì)傳統(tǒng)直接數(shù)字頻率合成（DDS）算法存在的幅度量化誤差、相位截?cái)嗾`差問(wèn)題，提出了一種混合利用信號(hào)對(duì)稱性+Sunderland構(gòu)造對(duì)數(shù)據(jù)ROM進(jìn)行壓縮的方法，用來(lái)增大數(shù)據(jù)ROM的存儲(chǔ)量，同時(shí)采用改進(jìn)型相位抖動(dòng)注入法抑制相位截?cái)嗾`差。硬件電路部分設(shè)計(jì)了幅頻校正電路，對(duì)信號(hào)進(jìn)行校正，保證了信號(hào)幅度的穩(wěn)定輸出。測(cè)試結(jié)果表明，信號(hào)發(fā)生器可以輸出高速、穩(wěn)定、低衰減、低雜散的任意波形，輸出信號(hào)頻率范圍為1 MHz~30 MHz，幅度峰峰值為40 mV~6.7 V。

發(fā)表于：7/14/2015

Diodes 0.2A功率開關(guān)可承受熱插拔USB負(fù)載

新功率開關(guān)系列提供0.4A電流限制以及從2.7V到5.5V的供電電壓范圍，并具有最高達(dá)0.2A的連續(xù)負(fù)載電流額定值。其它保護(hù)功能包括0.4ms升降控制時(shí)間，可支持電腦計(jì)算、通信和消費(fèi)性電子設(shè)備與外圍設(shè)備之間的熱插拔連接。此外，欠壓閉鎖和反向電流阻斷功能有效保護(hù)輸入電源，熱保護(hù)功能則防止集成電路在重載或短路故障的情況下受損。

發(fā)表于：7/13/2015

用于壓縮感知的DMD控制系統(tǒng)設(shè)計(jì)

基于數(shù)字光處理(DLP)的數(shù)字微鏡器件(DMD)灰度控制主要針對(duì)視頻應(yīng)用，故幀頻較低，只有約60～120 Hz，而用DMD實(shí)現(xiàn)的伯努利矩陣作為壓縮感知測(cè)量矩陣，是0-1二值矩陣，不需要灰度控制，且?guī)l要求通常在數(shù)千幀每秒。研制了基于Xilinx公司Virtex-5 FPGA的DMD控制系統(tǒng)來(lái)實(shí)現(xiàn)伯努利矩陣，系統(tǒng)由隨機(jī)數(shù)發(fā)生器(RNG)、DDR2 SDRAM控制器、DMD控制器等模塊組成。隨機(jī)數(shù)發(fā)生器產(chǎn)生的隨機(jī)數(shù)存儲(chǔ)在DDR2 SDRAM中，實(shí)現(xiàn)與DMD的高速數(shù)據(jù)傳輸。經(jīng)驗(yàn)證，該系統(tǒng)可實(shí)現(xiàn)二值高速顯示，幀頻可達(dá)到2 kHz。

發(fā)表于：7/13/2015

基于PCIe總線的衛(wèi)星導(dǎo)航信號(hào)傳輸系統(tǒng)設(shè)計(jì)

為了滿足高精度軟件接收機(jī)對(duì)衛(wèi)星導(dǎo)航中頻信號(hào)傳輸系統(tǒng)的新要求，設(shè)計(jì)了一種基于PCIe總線的傳輸系統(tǒng)。該系統(tǒng)以Virtex-5 FPGA為核心控制器件，以DMA方式通過(guò)4通道PCIe接口傳輸導(dǎo)航衛(wèi)星數(shù)據(jù)。詳細(xì)介紹傳輸系統(tǒng)AD模塊、DMA控制模塊、中斷模塊等核心模塊的FPGA實(shí)現(xiàn)方法。經(jīng)過(guò)測(cè)試與驗(yàn)證，系統(tǒng)讀寫速率分別達(dá)到了800 MB/s和650 MB/s,可以滿足不同層次導(dǎo)航軟件接收機(jī)對(duì)原始導(dǎo)航數(shù)據(jù)的需求。

發(fā)表于：7/9/2015

載荷側(cè)擺條件下衛(wèi)星點(diǎn)波束覆蓋區(qū)域算法研究

針對(duì)衛(wèi)星斜視時(shí)地面覆蓋區(qū)域確定問(wèn)題，提出了一種利用衛(wèi)星波束側(cè)擺角、偏移正東方向旋轉(zhuǎn)角度和星下點(diǎn)確定衛(wèi)星波束中心的算法。通過(guò)衛(wèi)星的側(cè)視角度確定圓錐面，利用站心坐標(biāo)系中波束的旋轉(zhuǎn)角確定唯一的圓錐母線作為波束中心線，進(jìn)而得到衛(wèi)星波束中心與地球的交點(diǎn)，從而確定衛(wèi)星的覆蓋區(qū)域。

發(fā)表于：7/8/2015