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基于FPGA的視頻處理硬件平臺設(shè)計與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

零基礎(chǔ)教你學(xué)FPGA之Verilog語法基礎(chǔ)(中)

順序快就好比C語言里的大括號“{ }”，在Verilog語法中，用begin…end代替。這里只需要知道，在begin…end中間的語句是順序執(zhí)行的就行了。

發(fā)表于：2015/2/9

零基礎(chǔ)教你學(xué)FPGA之Verilog語法基礎(chǔ)(上)

這幾天復(fù)習(xí)了一下Verilog的語法知識，就借此寫寫我對這些東西的想法吧。感覺呢，是和C語言差不多，具有C語言基礎(chǔ)的朋友學(xué)起來應(yīng)該沒什么問題，和C語言相同的地方就不說了吧，重點(diǎn)說一下不同點(diǎn)吧。

發(fā)表于：2015/2/9

基于FPGA的跨時鐘域信號處理——專用握手信號

在邏輯設(shè)計領(lǐng)域，只涉及單個時鐘域的設(shè)計并不多。尤其對于一些復(fù)雜的應(yīng)用，F(xiàn)PGA往往需要和多個時鐘域的信號進(jìn)行通信。異步時鐘域所涉及的兩個時鐘之間可能存在相位差，也可能沒有任何頻率關(guān)系，即通常所說的不同頻不同相。

發(fā)表于：2015/2/7

利用PowerPC對多片F(xiàn)PGA并行配置的設(shè)計與實(shí)現(xiàn)

為了克服JTAG等常用FPGA配置方式存在的下載速度慢等缺點(diǎn)，設(shè)計了一種利用PowerPC對多片F(xiàn)PGA進(jìn)行并行配置的方案。借助PowerPC通用輸入/輸出口產(chǎn)生控制邏輯，利用其本地總線并行下載配置數(shù)據(jù)。該方案可以選擇8 bit、16 bit以及32 bit位寬下載方式，依次實(shí)現(xiàn)對多片F(xiàn)PGA的并行配置。經(jīng)實(shí)測，利用JTAG口對XC6VSX475T芯片進(jìn)行配置需要48 s，而采用本方案可將配置時間縮短至1 s左右，大大縮短了配置時間。

發(fā)表于：2015/2/6

FPGA與圖像處理研討會圓滿落幕

2015年2月1日，由《電子技術(shù)應(yīng)用》雜志社主辦的電子技術(shù)應(yīng)用.Tech-Workshop之“FPGA與圖像處理”圓滿落幕。本次活動吸引了40余名視頻圖像處理愛好者、FPGA愛好者參會，聽眾來自中科院電子所、中科院微電子所、電子六所等科研單位，華為、清華同方、大唐移動、展訊通信等知名企業(yè)，以及北京大學(xué)、北京航空航天大學(xué)、北京郵電大學(xué)、北京工業(yè)大學(xué)等高等院校。

發(fā)表于：2015/2/5

FPGA與通用處理器同步數(shù)據(jù)傳輸接口的設(shè)計

針對FPGA與通用處理器之間數(shù)據(jù)通信的方式，提出了基于包含SDRAM控制器的通用處理器與FPGA實(shí)現(xiàn)同步數(shù)據(jù)傳輸?shù)姆椒?。該方法通過在FPGA內(nèi)部構(gòu)建同步輸入/輸出接口STI（Synchronous Transmission Interface），將FPGA模擬為包含SDRAM控制器的通用處理器的外接SDRAM存儲器，從而實(shí)現(xiàn)FPGA與通用處理器之間的同步數(shù)據(jù)傳輸。經(jīng)理論分析和實(shí)際電路驗(yàn)證表明，對于FPGA與通用處理器之間的數(shù)據(jù)通信，在不增加任何硬件成本的前提下，采用該方法較傳統(tǒng)異步傳輸方法傳輸速率得到顯著的提升。

發(fā)表于：2015/2/4

從零開始走進(jìn)FPGA——邊沿檢測技術(shù)

也許，沒有那么一本教科書，會說到這個重要的思想;也許，學(xué)了很久的你，有可能不知道這個重要的思想吧。很慚愧，我也是在當(dāng)年學(xué)了1年后才領(lǐng)悟到這個思想的。

發(fā)表于：2015/2/4

FPGA難學(xué)的幾大原因

FPGA為什么是可以編程的?恐怕很多菜鳥不知道，他們也不想知道。因?yàn)樗麄冇X得這是無關(guān)緊要的。

發(fā)表于：2015/2/4

強(qiáng)化連結(jié)技術(shù)IP實(shí)力萊迪思收購晶鐌

萊迪思半導(dǎo)體（Lattice Semiconductor）正式將晶鐌（Silicon Image）收編麾下。萊迪思半導(dǎo)體宣布和Silicon Image簽署最終收購協(xié)議；將以每股7.3美元的價格收購Silicon Image，換算總值相當(dāng)于以現(xiàn)金6億美元完成這宗購并案。

發(fā)表于：2015/1/30

Xilinx宣布400萬邏輯單元元件出貨

美商賽靈思(Xilinx)宣布400萬邏輯單元元件出貨，可提供等同于5,000萬以上ASIC邏輯閘，元件容量更比競爭產(chǎn)品高出4倍。首批出貨的Virtex UltraScale VU440 FPGA是新一代ASIC及復(fù)雜的SOC原型設(shè)計與模擬仿真的好選擇。除了具備等同于5,000萬的ASIC邏輯閘及高I/O腳數(shù)，Virtex UltraScale VU440 FPGA更運(yùn)用了UltraScale架構(gòu)的類ASIC時脈、新一代布線技術(shù)及各種邏輯模塊強(qiáng)化功能，提供元件使用率，適用于ASIC原型設(shè)計和大型模擬仿真。

發(fā)表于：2015/1/26