頭條 開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化 隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標不斷邁進，市場對具備彈性連接、低功耗、高性能和強大安全性的系統(tǒng)需求與日俱增。 然而，實施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進系統(tǒng)，同時應(yīng)對軟件孤島、互聯(lián)網(wǎng)時代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應(yīng)用高性能軟硬件的解決方案。 最新資訊 Xilinx宣布400萬邏輯單元元件出貨 美商賽靈思(Xilinx)宣布400萬邏輯單元元件出貨，可提供等同于5,000萬以上ASIC邏輯閘，元件容量更比競爭產(chǎn)品高出4倍。首批出貨的Virtex UltraScale VU440 FPGA是新一代ASIC及復(fù)雜的SOC原型設(shè)計與模擬仿真的好選擇。除了具備等同于5,000萬的ASIC邏輯閘及高I/O腳數(shù)，Virtex UltraScale VU440 FPGA更運用了UltraScale架構(gòu)的類ASIC時脈、新一代布線技術(shù)及各種邏輯模塊強化功能，提供元件使用率，適用于ASIC原型設(shè)計和大型模擬仿真。 發(fā)表于：1/26/2015 賽迪預(yù)測2015年中國集成電路產(chǎn)業(yè)發(fā)展十大趨勢 1月20日，“2015中國電子信息產(chǎn)業(yè)年會——趨勢前瞻與政策解讀”在京成功舉辦。本屆年會由工業(yè)和信息化部賽迪研究院主辦，賽迪智庫、賽迪顧問、中國電子報社承辦。 發(fā)表于：1/21/2015 業(yè)界認為很難判定臺積電輸在泄密 今《天下雜志》報導(dǎo)，由于內(nèi)部取得“臺積電控告梁孟松損害營業(yè)祕密的二審判決書，從中發(fā)現(xiàn)，梁孟松對三星的“貢獻”之大，以及對臺積電傷害之大，遠超過之前外界所知?！辈贿^，臺積電今表示，二審判決雖勝訴，且法院已限制梁孟松在今年底前不得至三星任職，但梁孟松一直在韓國，且臺韓并無引渡條約，對他是否在三星持續(xù)任職拿他沒辦法。 發(fā)表于：1/21/2015 Xilinx宣布業(yè)界最大容量半導(dǎo)體器件開始發(fā)貨 率先發(fā)貨的Virtex UltraScale VU440 FPGA，擁有提供超過5000萬個ASIC等效門及高出競爭產(chǎn)品4倍的容量，是新一代 ASIC和復(fù)雜 SOC原型設(shè)計及仿真應(yīng)用的理想選擇 發(fā)表于：1/20/2015 Xilinx SDAccel開發(fā)環(huán)境通過Khronos OpenCL標準測試 All Programmable 技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司 (NASDAQ: XLNX) 今日宣布，其面向 OpenCL?、C 和 C++ 的 SDAccel? 開發(fā)環(huán)境現(xiàn)已順利通過 Khronos OpenCL 1.0標準一致性測試。 發(fā)表于：1/16/2015 聯(lián)電力拼28納米產(chǎn)能擴增 14納米擬Q2試產(chǎn) 晶圓代工廠臺聯(lián)電2015年將擴大28nm產(chǎn) 能，以及加快14nm進入量產(chǎn)階段。臺聯(lián)電28nm布局于去年底獲得重大突破，制程良率沖高至9成后，公司旋即積極展開產(chǎn)能擴充，預(yù)計今年中月產(chǎn)能將可達 2萬片，毛利率達平均水準，下半年28nm占營收比重可望突破一成。聯(lián)電去年第四季28nm投片量大幅成長，包括聯(lián)發(fā)科、高通等五家客戶晶片已進入量產(chǎn)， 使其28nm占去年第四季營收比重達5%。 發(fā)表于：1/16/2015 “FPGA與圖像處理”WorkShop，2月1日隆重登場！ ，《電子技術(shù)應(yīng)用》特于2月1日下午舉辦一場“FPGA與圖像處理”WorkShop，歡迎報名！ 發(fā)表于：1/14/2015 浪潮研成處理器協(xié)同芯片組 使西方禁運失去意義 中國已經(jīng)掌握了國際領(lǐng)先的32路高端容錯計算機的核心技術(shù)，浪潮正在開發(fā)性能更高、可靠性更強的64路系統(tǒng)高端容錯計算機系統(tǒng)，也將進一步拓展應(yīng)用規(guī)模。天梭K1的目標市場份額是30%以上，同時把自主化進程向更深層次推進。 發(fā)表于：1/13/2015 為FPGA工程師節(jié)省十倍開發(fā)時間 對FPGA工程師而言，耗費數(shù)月精力做出的設(shè)計卻無法滿足時序要求，這是一件令人相當(dāng)郁悶的事情。一般來說，解決時序問題的方式無非是修改設(shè)計源代 碼，并手動進行優(yōu)化。這樣的傳統(tǒng)設(shè)計流程，受限于工程師的經(jīng)驗，因為修改時很可能會引入新的Bug，或者在解決了一條關(guān)鍵路徑的時序問題時，影響到另外一 條關(guān)鍵路徑等等，因此并不高效，甚至是徒勞無益的。對于已有的優(yōu)秀設(shè)計實現(xiàn)，并沒有相應(yīng)機制確保這些經(jīng)驗?zāi)軌驊?yīng)用到下一次設(shè)計中，這對公司來說是個極大的 浪費。 發(fā)表于：1/6/2015 PCHHighway1演示日展示12家硬件初創(chuàng)企業(yè)研發(fā)成果 PCH 公司及其孵化項目Highway1日前在美國舊金山舉辦第三個“演示日”。Highway1作為PCH的硬件孵化部門，致力于為有抱負的企業(yè)家和發(fā)明家提供有關(guān)產(chǎn)品設(shè)計、研發(fā)、制造以及推出市場的培訓(xùn)課程。 發(fā)表于：12/19/2014 ?…198199200201202203204205206207…?
