頭條 基于FPGA的視頻處理硬件平臺設計與實現(xiàn) 為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術，該技術以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應用價值。 最新資訊 Diodes八引腳微型邏輯器件延長電池壽命 Diodes公司 (Diodes Incorporated) 為其先進的超低功率CMOS 邏輯器件系列新增多款采用了八引腳DFN1210無鉛微型封裝的74AUP2G雙門邏輯器件。新產(chǎn)品 通過支持低電壓及低功率系統(tǒng)設計，從而延長智能手機和平板電腦等下一代超薄便攜式產(chǎn)品的電池壽命。 發(fā)表于：2015/3/4 基于FPGA的新型TOF圖像傳感器驅(qū)動設計 結(jié)合3D-TOF(Time of flight)圖像傳感器的特點與應用背景，以德國PMD Tec的一種TOF芯片- PMD PhotoICs?誖19K-S3為例闡述TOF傳感器的工作原理并分析其驅(qū)動時序。以Xilinx公司的FPGA為開發(fā)平臺，用Verilog完成驅(qū)動時序的設計并進行仿真。經(jīng)過驗證，上位機能夠正確顯示出傳感器采集到的深度（Depth）數(shù)據(jù)。 發(fā)表于：2015/3/3 ChinaAET舉辦FPGA與圖像處理研討會 打造工程師的圈子生活 2015年2月1日，來自中科院電子所、中科院微電子所、電子六所的等科研單位，華為、清華同方、大唐移動、展訊通信等知名企業(yè)，以及北京大學、北京航空航天大學、北京郵電大學、北京工業(yè)大學等高等院校的40余位視頻圖像處理愛好者和FPGA愛好者共聚一堂，參加了電子技術應用?Tech-Workshop之“FPGA與圖像處理技術研討會”，共同打造工程師的圈子生活。 發(fā)表于：2015/3/2 萊迪思半導體的FPGA功能安全性設計流程有助于加速IEC61508認證 為安全攸關的應用加速IEC61508認證.TÜV Rheinland認證的FPGA功能安全性設計流程（Functional Safety Design Flow）.秉持最前沿的設計方法，節(jié)約時間并降低成本.支持MachXO、MachXO2、LatticeECP3等萊迪思的FPGA產(chǎn)品系列 發(fā)表于：2015/2/27 解讀UltraScale+ Xilinx在16nm繼續(xù)領先一代的奧義所在 時至今日，相信已經(jīng)沒有任何人能否認Xilinx在FPGA領域的霸主地位。尤其是近年來，Xilinx通過不斷創(chuàng)新，大幅提高系統(tǒng)級性能，降低功耗，節(jié)約物料成本，在28nm 和 20nm 持續(xù)領先，為客戶提供領先競爭對手一代的價值。 發(fā)表于：2015/2/27 微軟黑科技：圖像識別系統(tǒng)錯誤率已低于人類 微軟最近公布了一篇關于圖像識別的研究論文，在一項圖像識別的基準測試中，電腦系統(tǒng)識別能力已經(jīng)超越了人類。人類在歸類數(shù)據(jù)庫ImageNet中的圖像時錯誤率為5.1%，而微軟研究小組的這個深度學習系統(tǒng)可以達到4.94%的錯誤率。 發(fā)表于：2015/2/16 FPGA精華資源集錦 FPGA的應用早就突破了傳統(tǒng)的數(shù)據(jù)采集、接口邏輯等領域，不斷向新興市場滲透。在通信、消費類、嵌入式等領域FPGA行使DSP職能，通過嵌入處理器核取代MCU一些應用，F(xiàn)PGA未來發(fā)展空間難以想象。 發(fā)表于：2015/2/14 基于FPGA的跨時鐘域信號處理——亞穩(wěn)態(tài) 在特權的上篇博文《基于FPGA的跨時鐘域信號處理——專用握手信號》中提出了使用專門的握手信號達到異步時鐘域數(shù)據(jù)的可靠傳輸。列舉了一個簡單的由請求信號req、數(shù)據(jù)信號data、應答信號ack組成的簡單握手機制。riple兄更是提出了req和ack這兩個直接的跨時鐘域信號在被另一個時鐘域的寄存器同步時的亞穩(wěn)態(tài)問題。這個問題估計是整個異步通信中最值得探討和關注的。 發(fā)表于：2015/2/12 基于FPGA的實時視頻縮放算法設計實現(xiàn) 摘 要： 通過權衡幾種線性插值算法的顯示效果和硬件可實現(xiàn)性，選擇用雙線性插值算法實現(xiàn)視頻縮放，并在FPGA平臺上以RAM_FIFO架構(gòu)作為該算法硬件實現(xiàn)的核心思想，設計主要包括數(shù)據(jù)緩存模塊、系數(shù)產(chǎn)生模塊以及整體控制模塊。結(jié)果表明，該設計能夠?qū)崿F(xiàn)任意比例縮放，系統(tǒng)頻率高，實時性好，縮放后顯示清晰穩(wěn)定，能夠滿足實際工程的應用要求。 發(fā)表于：2015/2/11 零基礎教你學FPGA之Verilog語法基礎(下) (1)任務具有多個輸入、輸入/輸出和輸出變量，在任務重可以使用延遲、事件和時序控制結(jié)構(gòu)，在任務重可以調(diào)用其它任務和函數(shù)。與任務不同，函 數(shù)具有返回值，而且至少要有一個輸入變量，而且在函數(shù)中不能使用延遲、事件和時序控制結(jié)構(gòu)，函數(shù)可以條用函數(shù)，但是不能調(diào)用任務。 發(fā)表于：2015/2/9 ?…198199200201202203204205206207…?
