頭條 開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化 隨著工業(yè)領域向?qū)崿F(xiàn)工業(yè)4.0的目標不斷邁進，市場對具備彈性連接、低功耗、高性能和強大安全性的系統(tǒng)需求與日俱增。 然而，實施數(shù)字化轉(zhuǎn)型并非總是一帆風順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進系統(tǒng)，同時應對軟件孤島、互聯(lián)網(wǎng)時代前的老舊設備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應用高性能軟硬件的解決方案。 最新資訊 零基礎教你學FPGA之Verilog語法基礎(下) (1)任務具有多個輸入、輸入/輸出和輸出變量，在任務重可以使用延遲、事件和時序控制結(jié)構(gòu)，在任務重可以調(diào)用其它任務和函數(shù)。與任務不同，函 數(shù)具有返回值，而且至少要有一個輸入變量，而且在函數(shù)中不能使用延遲、事件和時序控制結(jié)構(gòu)，函數(shù)可以條用函數(shù)，但是不能調(diào)用任務。 發(fā)表于：2/9/2015 零基礎教你學FPGA之Verilog語法基礎(中) 順序快就好比C語言里的大括號“{ }”，在Verilog語法中，用begin…end代替。這里只需要知道，在begin…end中間的語句是順序執(zhí)行的就行了。 發(fā)表于：2/9/2015 零基礎教你學FPGA之Verilog語法基礎(上) 這幾天復習了一下Verilog的語法知識，就借此寫寫我對這些東西的想法吧。感覺呢，是和C語言差不多，具有C語言基礎的朋友學起來應該沒什么問題，和C語言相同的地方就不說了吧，重點說一下不同點吧。 發(fā)表于：2/9/2015 基于FPGA的跨時鐘域信號處理——專用握手信號 在邏輯設計領域，只涉及單個時鐘域的設計并不多。尤其對于一些復雜的應用，F(xiàn)PGA往往需要和多個時鐘域的信號進行通信。異步時鐘域所涉及的兩個時鐘之間可能存在相位差，也可能沒有任何頻率關(guān)系，即通常所說的不同頻不同相。 發(fā)表于：2/7/2015 利用PowerPC對多片F(xiàn)PGA并行配置的設計與實現(xiàn) 為了克服JTAG等常用FPGA配置方式存在的下載速度慢等缺點，設計了一種利用PowerPC對多片F(xiàn)PGA進行并行配置的方案。借助PowerPC通用輸入/輸出口產(chǎn)生控制邏輯，利用其本地總線并行下載配置數(shù)據(jù)。該方案可以選擇8 bit、16 bit以及32 bit位寬下載方式，依次實現(xiàn)對多片F(xiàn)PGA的并行配置。經(jīng)實測，利用JTAG口對XC6VSX475T芯片進行配置需要48 s，而采用本方案可將配置時間縮短至1 s左右，大大縮短了配置時間。 發(fā)表于：2/6/2015 FPGA與圖像處理研討會圓滿落幕 2015年2月1日，由《電子技術(shù)應用》雜志社主辦的電子技術(shù)應用.Tech-Workshop之“FPGA與圖像處理”圓滿落幕。本次活動吸引了40余名視頻圖像處理愛好者、FPGA愛好者參會，聽眾來自中科院電子所、中科院微電子所、電子六所等科研單位，華為、清華同方、大唐移動、展訊通信等知名企業(yè)，以及北京大學、北京航空航天大學、北京郵電大學、北京工業(yè)大學等高等院校。 發(fā)表于：2/5/2015 FPGA與通用處理器同步數(shù)據(jù)傳輸接口的設計 針對FPGA與通用處理器之間數(shù)據(jù)通信的方式，提出了基于包含SDRAM控制器的通用處理器與FPGA實現(xiàn)同步數(shù)據(jù)傳輸?shù)姆椒?。該方法通過在FPGA內(nèi)部構(gòu)建同步輸入/輸出接口STI（Synchronous Transmission Interface），將FPGA模擬為包含SDRAM控制器的通用處理器的外接SDRAM存儲器，從而實現(xiàn)FPGA與通用處理器之間的同步數(shù)據(jù)傳輸。經(jīng)理論分析和實際電路驗證表明，對于FPGA與通用處理器之間的數(shù)據(jù)通信，在不增加任何硬件成本的前提下，采用該方法較傳統(tǒng)異步傳輸方法傳輸速率得到顯著的提升。 發(fā)表于：2/4/2015 從零開始走進FPGA——邊沿檢測技術(shù) 也許，沒有那么一本教科書，會說到這個重要的思想;也許，學了很久的你，有可能不知道這個重要的思想吧。很慚愧，我也是在當年學了1年后才領悟到這個思想的。 發(fā)表于：2/4/2015 FPGA難學的幾大原因 FPGA為什么是可以編程的?恐怕很多菜鳥不知道，他們也不想知道。因為他們覺得這是無關(guān)緊要的。 發(fā)表于：2/4/2015 強化連結(jié)技術(shù)IP實力 萊迪思收購晶鐌 萊迪思半導體（Lattice Semiconductor）正式將晶鐌（Silicon Image）收編麾下。萊迪思半導體宣布和Silicon Image簽署最終收購協(xié)議；將以每股7.3美元的價格收購Silicon Image，換算總值相當于以現(xiàn)金6億美元完成這宗購并案。 發(fā)表于：1/30/2015 ?…197198199200201202203204205206…?
