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基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫(huà)面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號(hào)轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號(hào)轉(zhuǎn)換為RGB數(shù)字視頻信號(hào)，并且與數(shù)字圖像信號(hào)疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫(huà)面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。

SDSoC為嵌入式軟件開(kāi)發(fā)工程師開(kāi)辟新天地

2014年4月，Xilinx推出SDNet軟件定義規(guī)范環(huán)境，業(yè)內(nèi)首次實(shí)現(xiàn)了“軟”定義網(wǎng)絡(luò)；2014年11月，Xilinx推出針對(duì)OpenCL?、C和C++的SDAccelTM開(kāi)發(fā)環(huán)境SDAccess，利用FPGA實(shí)現(xiàn)數(shù)據(jù)中心應(yīng)用加速。2015年3月，Xilinx公司SDx?系列開(kāi)發(fā)環(huán)境的第三大成員——面向全可編程SoC和MPSoC的SDSoC開(kāi)發(fā)環(huán)境誕生。借助SDSoC，嵌入式軟件開(kāi)發(fā)工程師可以直接參與到產(chǎn)品的設(shè)計(jì)當(dāng)中，而不再受限于對(duì)系統(tǒng)硬件架構(gòu)或?qū)τ布枋稣Z(yǔ)言的了解。

發(fā)表于：2015/3/12

NI能否解決SDR設(shè)計(jì)挑戰(zhàn) 且看市場(chǎng)接受度如何

NI(美商國(guó)家儀器)在產(chǎn)業(yè)界最引為豪的產(chǎn)品線之一，莫過(guò)于業(yè)界知名的LabVIEW軟體，透過(guò)該軟體可以與PXI模組或是其他控制器配合，進(jìn)行模組化量測(cè)或是環(huán)境監(jiān)控等多種應(yīng)用，所以在全球科技產(chǎn)業(yè)擁有一定的能見(jiàn)度。

發(fā)表于：2015/3/12

SDRAM在圖形生成電路中的應(yīng)用

針對(duì)機(jī)載座艙顯示器對(duì)高分辨率圖形實(shí)時(shí)生成與顯示的應(yīng)用需求，提出了一種基于SDRAM幀存的圖形生成電路實(shí)現(xiàn)方法。該方法以DSP作為圖形處理器執(zhí)行圖形運(yùn)算算法，以FPGA作為協(xié)處理器，對(duì)SDRAM幀存采取乒乓操作方式進(jìn)行圖形數(shù)據(jù)緩沖處理，實(shí)現(xiàn)了圖形的實(shí)時(shí)生成。運(yùn)用該方法只需兩片SDRAM器件即可實(shí)現(xiàn)分辨率高達(dá)1 600×1 200的圖形數(shù)據(jù)的實(shí)時(shí)生成與顯示處理；對(duì)時(shí)序參數(shù)和接口邏輯做少許修改，可生成多種分辨率圖形畫(huà)面。

發(fā)表于：2015/3/11

基于FPGA的高速數(shù)據(jù)存儲(chǔ)系統(tǒng)優(yōu)化設(shè)計(jì)

針對(duì)遙測(cè)系統(tǒng)數(shù)據(jù)記錄裝置中數(shù)據(jù)傳輸速率與存儲(chǔ)速率不匹配的問(wèn)題，提出Flash的并行存儲(chǔ)方案，采用交替雙平面的編程方式可以使得存儲(chǔ)器的存儲(chǔ)速率達(dá)到單片F(xiàn)lash最高存儲(chǔ)速率的2倍，即60 MB/s；對(duì)控制單元FPGA內(nèi)部雙端口RAM的邏輯設(shè)計(jì)進(jìn)行改進(jìn)，解決了數(shù)據(jù)存儲(chǔ)異常的現(xiàn)象。在數(shù)據(jù)回收方面，提出了多備份的設(shè)計(jì)思想和備用讀數(shù)接口的設(shè)計(jì)方案，已在工程應(yīng)用中得到成功實(shí)踐，驗(yàn)證了該數(shù)據(jù)記錄裝置的可靠性。

發(fā)表于：2015/3/10

【Vivado使用誤區(qū)與進(jìn)階】Tcl在Vivado中的應(yīng)用

Xilinx的新一代設(shè)計(jì)套件Vivado相比上一代產(chǎn)品ISE，在運(yùn)行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進(jìn)。但是對(duì) 初學(xué)者來(lái)說(shuō)，新的約束語(yǔ)言XDC以及腳本語(yǔ)言Tcl的引入則成為了快速掌握Vivado使用技巧的最大障礙，以至于兩年多后的今天，仍有很多用戶缺乏升級(jí) 到Vivado的信心。

發(fā)表于：2015/3/5

【Vivado使用誤區(qū)與進(jìn)階】XDC約束技巧之時(shí)鐘篇

Xilinx 的新一代設(shè)計(jì)套件Vivado中引入了全新的約束文件XDC，在很多規(guī)則和技巧上都跟上一代產(chǎn)品ISE中支持的UCF大不相同，給使用者帶來(lái)許多額外挑戰(zhàn)。Xilinx工具專家告訴你，其實(shí)用好XDC很容易，只需掌握幾點(diǎn)核心技巧，并且時(shí)刻牢記：XDC的語(yǔ)法其實(shí)就是Tcl語(yǔ)言。

發(fā)表于：2015/3/5

【Vivado使用誤區(qū)與進(jìn)階】XDC約束技巧——CDC篇

上一篇《XDC約束技巧之時(shí)鐘篇》介紹了XDC的優(yōu)勢(shì)以及基本語(yǔ)法，詳細(xì)說(shuō)明了如何根據(jù)時(shí)鐘結(jié)構(gòu)和設(shè)計(jì)要求來(lái)創(chuàng)建合適的時(shí)鐘約束。我們知道XDC與UCF的根本區(qū)別之一就是對(duì)跨時(shí)鐘域路徑（CDC）的缺省認(rèn)識(shí)不同，那么碰到FPGA設(shè)計(jì)中常見(jiàn)的CDC路徑，到底應(yīng)該怎么約束，在設(shè)計(jì)上又要注意些什么才能保證時(shí)序報(bào)告的準(zhǔn)確性？

發(fā)表于：2015/3/5

讓更多的用戶受益于強(qiáng)大的Vivado與UltraFAST

想到要寫這一系列關(guān)于工具和方法學(xué)的小文章是在半年多前，那時(shí)候Vivado已經(jīng) 推出兩年，陸陸續(xù)續(xù)也接觸了不少客戶和他們的設(shè)計(jì)。我所在的部門叫做“Tools & Methodology Applications”，其實(shí)也是專為Vivado而設(shè)的一個(gè)部門，從Vivado的早期計(jì)劃開(kāi)始，我和我的同事們就投入到了Xilinx和 Vivado的客戶們的推廣和支持中，我們給客戶做培訓(xùn)，在市場(chǎng)活動(dòng)上做報(bào)告，培訓(xùn)和考核代理商，也去現(xiàn)場(chǎng)支持客戶的設(shè)計(jì)。

發(fā)表于：2015/3/5

【Vivado使用誤區(qū)與進(jìn)階】用Tcl定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程

上一篇《Tcl在Vivado中的應(yīng)用》介紹了Tcl的基本語(yǔ)法以及如何利用Tcl在Vivado中定位目標(biāo)。其實(shí)Tcl在Vivado中還有很多延展應(yīng)用，接下來(lái)我們就來(lái)討論如何利用Tcl語(yǔ)言的靈活性和可擴(kuò)展性，在Vivado中實(shí)現(xiàn)定制化的FPGA設(shè)計(jì)流程。

發(fā)表于：2015/3/5

【Vivado使用誤區(qū)與進(jìn)階】在Vivado中實(shí)現(xiàn)ECO功能

關(guān)于Tcl在Vivado中的應(yīng)用文章從Tcl的基本語(yǔ)法和在Vivado中的應(yīng)用展開(kāi)，繼上篇《用Tcl定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程》介紹了如何擴(kuò)展甚至是定制FPGA設(shè)計(jì)實(shí)現(xiàn)流程后，引出了一個(gè)更細(xì)節(jié)的應(yīng)用場(chǎng)景：如何利用Tcl在已完成布局布線的設(shè)計(jì)上對(duì)網(wǎng)表或是布局布線進(jìn)行局部編輯，從而在最短時(shí)間內(nèi)，以最小的代價(jià)完成個(gè)別的設(shè)計(jì)改動(dòng)需求

發(fā)表于：2015/3/5