0 引言

    為提高對通信檢測設(shè)備的靈活性和升級性，本文借鑒虛擬儀器結(jié)構(gòu)，設(shè)計某型基層級檢測系統(tǒng)，用于對通信設(shè)備進(jìn)行快速檢測^[1]。使用通用計算機(jī)和多功能檢測接口構(gòu)建硬件平臺，檢測接口用于接收計算機(jī)生成的數(shù)字激勵信號和將采集到的通信設(shè)備響應(yīng)信號轉(zhuǎn)換為數(shù)字信號傳送到計算機(jī)。由于通信設(shè)備接口信號的多樣性，檢測接口應(yīng)當(dāng)具有重構(gòu)能力，能夠在不改變硬件結(jié)構(gòu)的前提下通過軟件重新配置，適應(yīng)對多種信號的檢測需求。

1 系統(tǒng)整體設(shè)計

    檢測接口電路從功能上可以劃分為激勵生成通道和數(shù)據(jù)采集通道，分別使用DAC和ADC及相應(yīng)的輔助電路完成數(shù)字信號與模擬信號的相互轉(zhuǎn)換。FPGA是檢測接口電路的信息傳輸與控制單元，向上提供與上位機(jī)通信的數(shù)據(jù)和控制接口，向下提供與ADC和DAC的數(shù)字信號通信接口，能夠完成對采集信號的預(yù)處理，并用于整個接口電路的控制。

    檢測接口結(jié)構(gòu)框圖如圖1所示。其激勵通道由FPGA、DAC、濾波放大電路組成，用于將上位機(jī)發(fā)送的數(shù)字激勵信號轉(zhuǎn)換成與通信設(shè)備信號物理特性一致的模擬信號。數(shù)據(jù)采集通道由信號調(diào)理電路、ADC和FPGA組成，用于將采集得到的設(shè)備響應(yīng)信號轉(zhuǎn)化為數(shù)字信號傳送到上位機(jī)進(jìn)行分析處理?；旌想娐泛妥儔浩髦饕糜趯崿F(xiàn)二線平衡雙工傳輸功能，并提供對外二線接口。

2 硬件電路設(shè)計

    從結(jié)構(gòu)上，檢測接口可以分為DAC單元、濾波放大單元、二線接口單元、混合單元、信號調(diào)理單元、ADC單元和FPGA系統(tǒng)單元。

2.1 DAC與濾波放大單元

    DAC與濾波放大單元用于將數(shù)字信號轉(zhuǎn)換為模擬信號，并完成對信號的調(diào)理、幅度調(diào)節(jié)與功率放大功能。其硬件電路如圖2所示。

    該單元由3部分電路組成，分別是DAC芯片電路、無源濾波電路和差分放大電路。

DAC芯片為ADI公司生產(chǎn)的高性能、低功耗CMOS數(shù)模轉(zhuǎn)換芯片AD9762，AD9762為12位分辨率，支持最高125 MS/s的更新速率。該芯片使用5 V、3.3 V可選單電源供電，最高功耗175 mW，2 mA～20 mA差分電流輸出，負(fù)載R_LOAD為100 Ω時輸出電壓范圍為0.2 V～2 V^[2]。FS ADJ引腳連接外接電阻R_SET，用于滿量程電流輸出調(diào)節(jié)。REFIO引腳用于基準(zhǔn)電壓V_RFE輸入/輸出，選擇內(nèi)部1.2 V基準(zhǔn)電源時通過一個0.1 μF電容與模擬地連接。其差分輸出電壓V_DOUT與輸入的12位數(shù)字代碼（D_CODE）的關(guān)系式為：

    無源濾波電路由電感與電容組成截止頻率為20 MHz的7階巴特沃斯低通濾波器，用于信號整形和消除毛刺干擾。

    差分放大電路以全差分放大器AD8476為核心組成，用于將通過無源濾波電路的模擬差分信號進(jìn)行增益調(diào)節(jié)和功率放大。AD8476是一款功耗極低的全差分精密放大器，其帶寬為6 MHz，使用±5 V電源供電時的輸出電壓范圍為-4.845 V～4.82 V^[3]。檢測激勵信號的峰峰值為4.3 V和6.2 V，而DAC的輸出峰峰值電壓為2 V，因而差分放大電路的增益應(yīng)當(dāng)大于3.1，這樣才能使得激勵生成通道的輸出信號幅值符合檢測需求。考慮到DAC的轉(zhuǎn)換效率和可能存在的誤差，可設(shè)計差分放大電路具有兩個略大于滿幅度輸出的增益值。

    圖2中使用外部擴(kuò)展電阻R₁～R₆組成反饋電阻網(wǎng)絡(luò)，其中R₁=R₂=10 kΩ為輸入電阻，R₃=R₆=24 kΩ、R₄=R₅=33 kΩ為兩組反饋電阻。該電路的增益值分別為A₁=R₃/R₁=2.4，A₂=R₄/R₁=3.3。為了提高檢測接口的自動化程度，使用1個2路2：1電子開關(guān)ADG736用于兩組反饋電阻的切換，通過改變其控制端IN₁和IN₂的電平邏輯，完成開關(guān)動作。ADG736使用5 V供電時，導(dǎo)通電阻RON為2.5 Ω，帶寬大于200 MHz，通過峰值電壓為5 V。

2.2 二線接口與混合電路單元

    二線接口與混合電路單元用于為信號激勵與數(shù)據(jù)采集提供對外二線接口和實現(xiàn)收發(fā)信號的雙工傳輸。其硬件電路如圖3所示。

    二線接口電路由電壓比為1的變壓器以及電阻R_S1、R_S2和電容C₉、C₁₀組成，用于提供檢測電路對外的二線接口，實現(xiàn)接收與發(fā)送信號的傳輸，同時可以隔離外部直流信號。R_S1、R_S2用于與線路負(fù)載阻抗匹配并隔離遠(yuǎn)端反射和提供線路的能量交換，電容C₉、C₁₀用于配合組成激勵發(fā)送端擴(kuò)展濾波電路。

    混合單元的功能是一階模擬回波抵消，用于抵消本地發(fā)送信號。圖2中R₇～R₁₀為輸入電阻，同時與C₃～C₈組成一階低通濾波器。兩個儀表放大器AD8429用于將二線平衡信號轉(zhuǎn)換為單端信號。AD8429為低噪聲、高精度儀表放大器，其增益為1時增益精度為0.02%、CMRR為80 dB、帶寬為15 MHz，使用±12 V電源供電時其輸出電壓范圍為-10.1 V～10.7 V，使用單個增益控制電阻RG能夠控制其增益范圍為1～1 000，其增益控制關(guān)系為G=1+6 kΩ/R_G^[4]。

    LT6600-10將一個全差分放大器與一個近似切比雪夫(Chebyshev)頻率響應(yīng)的四階10 MHz低通濾波器集成在一起。芯片為低噪聲全差分輸入/輸出放大器，內(nèi)部集成兩個運算放大器、電阻電容網(wǎng)絡(luò)，組成1倍增益放大電路和一個10 MHz低通濾波器，使用±5 V電源供電時其輸出電壓范圍可達(dá)到±5 V^[5]。

    在圖3中，U₁為激勵單元輸出差分信號，U₃為設(shè)備響應(yīng)信號，R_L為線路負(fù)載，假設(shè)通過變壓器初級線圈與次級線圈的電流分別為i₁和i₂，則有：

    因此只要知道R_G的值，就能夠通過式(5)準(zhǔn)確地對通過混合單元造成的輸入信號幅值的線性誤差進(jìn)行修正。為了提高檢測接口的自動化程度和實現(xiàn)對R_G值的實時感知，選擇數(shù)字電位計AD5272作為第二個AD8429的增益控制電阻。AD5272為1 024位分辨率、1%電阻容差誤差、I²C接口和50-TP存儲器數(shù)字變阻器，最大阻值為20 kΩ，可使用5 V電源供電^[6]，其阻值調(diào)節(jié)步長為1.95 Ω。

2.3 信號調(diào)理與ADC單元

    信號調(diào)理與ADC單元用于將混合電路輸出的模擬差分信號轉(zhuǎn)換為輸入信號并輸入到FPGA，該部分為數(shù)據(jù)采集的核心單元，其硬件電路如圖4所示。

    由于被測信號的最高頻率不超過2.048 MHz，根據(jù)奈奎斯特采樣定理，使用4.096 MHz采樣速率進(jìn)行采樣就能得到信號完整的信息，但是在工程中，通常使用5～10倍速率進(jìn)行采樣。因此ADC選擇12位、10 MS/s采樣速率模/數(shù)轉(zhuǎn)換器AD9220，其為+5 V單電源供電，70 dB信噪比，86 dB無雜散動態(tài)范圍，內(nèi)置片內(nèi)高性能、低噪聲采樣保持放大器和可編程基準(zhǔn)電壓源，并具有滿量程輸出指示功能^[7]。使用1 V基準(zhǔn)電壓時其輸入范圍為2 V(峰-峰值)。

    信號調(diào)理電路應(yīng)當(dāng)具有抗混疊濾波和信號幅度調(diào)節(jié)的功能。該電路選擇全差分放大器AD8476組成，考慮到檢測時輸入信號的幅值大于ADC的輸入范圍，因而選擇其輸入電阻為10 kΩ，選擇數(shù)字電位器AD5272為反饋電阻R_F，則其增益值G₄=R_F/10 kΩ，電路的增益值為0.000 2～2可調(diào)。放大器輸出經(jīng)過2個100 Ω電阻和2個電容組成的低通濾波器后送至ADC。同時，AD8476以ADC的基準(zhǔn)電壓V_REF為共模參考電壓。

    基于上述內(nèi)容，則可得數(shù)據(jù)采集通道ADC的輸入信號V_IN與二線接口輸入檢測信號U₃之間的關(guān)系為：

式中，R_F為信號調(diào)理電路數(shù)字電位器AD5272的阻值，R_G為混合電路數(shù)字電位器AD5272的阻值。

2.4 FPGA單元

    FPGA單元以Xilinx公司的FPGA芯片XC3S400為核心電路組成，其程序存儲芯片為XCF02S，使用40 MHz有源晶振，5 V電源供電，使用穩(wěn)壓芯片提供電路所需的3.3 V、2.5 V和1.2 V電源。USB接口作為微處理器常用的外部總線接口，目前已經(jīng)得到了廣泛的應(yīng)用^[8]，因此考慮選用USB2.0接口作為FPGA與上位機(jī)之間的數(shù)據(jù)接口。同時采用JTAG接口用于FPGA和其配置芯片的程序燒寫。關(guān)于FPGA電路的設(shè)計、開發(fā)技術(shù)已經(jīng)較為成熟，本設(shè)計相比與其他通用FPGA電路的設(shè)計并無獨特之處，因此不再對FPGA單元進(jìn)行詳細(xì)描述。

3 FPGA程序設(shè)計

    在檢測接口電路的設(shè)計中，F(xiàn)PGA是檢測接口電路的信息傳輸與控制單元的核心，其可編程配置能力和能夠高速、并行處理數(shù)字信號的能力是檢測接口的靈活性和升級性的關(guān)鍵。其內(nèi)部程序使用 Xilinx 公司的FPGA開發(fā)環(huán)境ISE進(jìn)行設(shè)計并完成燒寫。程序設(shè)計使用模塊化設(shè)計思想，其結(jié)構(gòu)示意圖如圖5所示，可以分USB傳輸、管理控制、DAC傳輸、輸出增益控制、混合單元控制、信號調(diào)理控制、ADC傳輸控制和增益補償8個模塊。下面就各個模塊的功能分別進(jìn)行介紹。

    (1)USB傳輸模塊，用于通過FPGA單元上的USB接口電路實現(xiàn)FPGA芯片與上位機(jī)的信息傳輸，具有USB電路的配置功能，并實現(xiàn)標(biāo)準(zhǔn)USB信號封裝、解封裝功能，將接收到的上位機(jī)信號解封裝為透明數(shù)據(jù)傳送到管理控制模塊和DAC傳輸模塊，將管理控制模塊、增益補償模塊輸出信號封裝為標(biāo)準(zhǔn)USB信號通過USB接口電路傳輸?shù)缴衔粰C(jī)。

    (2)管理控制模塊，是整個程序的主控單元。該模塊用于接收USB傳輸模塊輸出的控制信號，對其余的通信模塊進(jìn)行控制，并輸出檢測電路的工作狀態(tài)到USB傳輸模塊，最終傳輸?shù)缴衔粰C(jī)。同時用于控制其余模塊的工作狀態(tài)，接收混合單元控制模塊、信號調(diào)理控制模塊、ADC傳輸模塊輸出的反饋信息進(jìn)行工作狀判斷，根據(jù)混合單元控制模塊、信號調(diào)理控制模塊反饋信息控制增益補償模塊的補償量。

    (3)DAC傳輸模塊，在管理控制模塊的控制下工作，接收USB傳輸模塊輸出的激勵信號，并將信號轉(zhuǎn)換為DAC芯片的數(shù)據(jù)輸入信號，同時為DAC芯片提供轉(zhuǎn)換時鐘。

    (4)輸出增益控制模塊，用于在管理控制模塊輸出的控制信號下工作，根據(jù)需求通過兩路輸出信號IN1和IN2分別控制差分放大電路的2個電子開關(guān)ADG736。

    (5)混合單元控制模塊，用于在管理控制模塊輸出的控制信號下工作，根據(jù)需求通過輸出I²C信號控制混合單元的數(shù)字電位計AD5272的阻值，完成信號混合功能，并將AD5272的阻值信息反饋給管理控制單元。

    (6)信號調(diào)理控制模塊，用于在管理控制模塊輸出的控制信號下工作，根據(jù)需求通過輸出2路I²C信號控制信號調(diào)理電路的2個數(shù)字電位計AD5272的阻值，完成信號調(diào)理功能，并將2個AD5272的阻值信息反饋給管理控制單元。

    (7)ADC傳輸模塊，在管理控制模塊的控制下工作，接收DAC芯片輸出的采樣數(shù)據(jù)，并將數(shù)據(jù)傳輸?shù)皆鲆嫜a償模塊，同時為ADC芯片提供采樣時鐘。該模塊同時接收ADC輸出的滿量程指示信號和數(shù)據(jù)輸入指示信號，并傳送給管理控制模塊。

    (8)增益補償模塊，用于接收來自ADC傳輸模塊的采樣數(shù)據(jù)和管理控制模塊輸出的增益補償信息，對ADC芯片采樣獲得的信號進(jìn)行增益補償，實現(xiàn)檢測信號的完整性。

4 結(jié)論

    本文根據(jù)檢測需求，選擇了以通用計算機(jī)和專用檢測接口結(jié)合的檢測系統(tǒng)，重點描述了硬件檢測接口的電路設(shè)計和FPGA硬件描述語言設(shè)計。差分放大、二線接口、混合、信號調(diào)理等電路單元通過仿真，功能、性能均能達(dá)到設(shè)計要求。本設(shè)計能夠為類似檢測系統(tǒng)接口電路設(shè)計提供借鑒參考。

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