可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀70年代，是在專用集成電路（ASIC）的基礎(chǔ)上發(fā)展起來的一種新型邏輯器件，是當今數(shù)字系統(tǒng)設(shè)計的主要硬件平臺，其主要特點就是完全由用戶通過軟件進行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級PLD時，不需額外地改變PCB電路板，只是在計算機上修改和更新程序，使硬件設(shè)計工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計的周期，提高了實現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產(chǎn)業(yè)規(guī)模。

　　目前常見的PLD產(chǎn)品有：編程只讀存儲器（Programmable Read Only Memory，PROM），現(xiàn)場可編程邏輯陣列（Field Programmable Logic Array，F(xiàn)PLA），可編程陣列邏輯（Programmable Array Logic，PAL），通用陣列邏輯（Generic Array Logic，GAL），可擦除的可編程邏輯器件（Erasable Programmable Logic Array，EPLA），復(fù)雜可編程邏輯器件（Complex Programmable Logic Device，CPLD）和現(xiàn)場可編程門陣列（Field Programmable Gate Array，FPGA）等類型。PLD器件從規(guī)模上又可以細分為簡單PLD（SPLD）、復(fù)雜PLD（CPLD）以及FPGA。它們內(nèi)部結(jié)構(gòu)的實現(xiàn)方法各不相同。

　　可編程邏輯器件按照基本單元顆粒度可以分為3類： ①小顆粒度（如：“門海（sea of gates）”架構(gòu)）， ②中等顆粒度（如：FPGA）， ③大顆粒度（如：CPLD）。   按照編程工藝可以分為四類： ①熔絲（Fuse）和反熔絲（AnTIfuse）編程器件， ②可擦除的可編程只讀存儲器（UEPROM）編程器件， ③電信號可擦除的可編程只讀存儲器（EEPROM）編程器件（如：CPLD），④SRAM編程器件（如：FPGA）。 在工藝分類中，前3類為非易失性器件，編程后，配置數(shù)據(jù)保留在器件上；第4類為易失性器件，掉電后配置數(shù)據(jù)會丟失，因此在每次上電后需要重新進行數(shù)據(jù)配置。   可編程邏輯器件的發(fā)展歷史   可編程邏輯器件的發(fā)展可以劃分為4個階段，即從20世紀70年代初到70年代中為第1階段，20世紀70年代中到80年代中為第2階段，20世紀80年代到90年代末為第3階段，20世紀90年代末到目前為第4階段。

　　第1階段的可編程器件只有簡單的可編程只讀存儲器（PROM）、紫外線可擦除只讀存儲器（EPROM）和電可擦只讀存儲器（EEPROM）3種，由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能。

　　第2階段出現(xiàn)了結(jié)構(gòu)上稍微復(fù)雜的可編程陣列邏輯（PAL）和通用陣列邏輯（GAL）器件，正式被稱為PLD，能夠完成各種邏輯運算功能。典型的PLD由“與”、“非”陣列組成，用“與或”表達式來實現(xiàn)任意組合邏輯，所以PLD能以乘積和形式完成大量的邏輯組合。

　　第3階段Xilinx和Altera分別推出了與標準門陣列類似的FPGA和類似于PAL結(jié)構(gòu)的擴展性CPLD，提高了邏輯運算的速度，具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點，兼容了PLD和通用門陣列的優(yōu)點，能夠?qū)崿F(xiàn)超大規(guī)模的電路，編程方式也很靈活，成為產(chǎn)品原型設(shè)計和中小規(guī)模（一般小于10000）產(chǎn)品生產(chǎn)的首選。這一階段，CPLD、FPGA器件在制造工藝和產(chǎn)品性能都獲得長足的發(fā)展，達到了0.18 工藝和系數(shù)門數(shù)百萬門的規(guī)模。

　　第4階段出現(xiàn)了SOPC和SOC技術(shù)，是PLD和ASIC技術(shù)融合的結(jié)果，涵蓋了實時化數(shù)字信號處理技術(shù)、高速數(shù)據(jù)收發(fā)器、復(fù)雜計算以及嵌入式系統(tǒng)設(shè)計技術(shù)的全部內(nèi)容。Xilinx和Altera也推出了相應(yīng)SOCFPGA產(chǎn)品，制造工藝達到65 ，系統(tǒng)門數(shù)也超過百萬門。并且，這一階段的邏輯器件內(nèi)嵌了硬核高速乘法器、Gbits差分串行接口、時鐘頻率高達500MHz的PowerPC微處理器、軟核MicroBlaze、Picoblaze、Nios以及NiosII，不僅實現(xiàn)了軟件需求和硬件設(shè)計的完美結(jié)合，還實現(xiàn)了高速與靈活性的完美結(jié)合，使其已超越了ASIC器件的性能和規(guī)模，也超越了傳統(tǒng)意義上FPGA的概念，使PLD的應(yīng)用范圍從單片擴展到系統(tǒng)級。目前，基于PLD片上可編程的概念仍在進一步向前發(fā)展。   開發(fā)工具   基于高復(fù)雜度PLD器件的開發(fā)，在很大程度上要依靠電子設(shè)計自動化（EDA）來完成。PLD的EDA工具以計算機軟件為主，將典型的單元電路封裝起來形成固定模塊并形成標準的硬件開發(fā)語言（如HDL語言）供設(shè)計人員使用。設(shè)計人員考慮如何將可組裝的軟件庫和軟件包搭建出滿足需求的功能模塊甚至完整的系統(tǒng)。PLD開發(fā)軟件需要自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計者在EDA平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進行編譯、優(yōu)化、轉(zhuǎn)換和綜合。

　　隨著開發(fā)規(guī)模的級數(shù)性增長，就必須減短PLD開發(fā)軟件的編譯時間、并提高其編譯性能以及提供豐富的知識產(chǎn)權(quán)（IP）核資源供設(shè)計人員調(diào)用。此外，PLD開發(fā)界面的友好性以及操作的復(fù)雜程度也是評價其性能的重要因素。目前在PLD產(chǎn)業(yè)領(lǐng)域中，各個芯片提供商的PLD開發(fā)工具已成為影響其成敗的核心成分。   只有全面做到芯片技術(shù)領(lǐng)先、文檔完整和PLD開發(fā)軟件優(yōu)秀，芯片提供商才能獲得客戶的認可。一個完美的PLD開發(fā)軟件應(yīng)當具備下面5點：

　　準確地將用戶設(shè)計轉(zhuǎn)換為電路模塊

　　能夠高效地利用器件資源

　　能夠快速地完成編譯和綜合

　　提供豐富的IP資源

　　用戶界面友好、操作簡單

　　CPLD工作原理與簡介    基于乘積項（Product-Term）的PLD結(jié)構(gòu)   采用這種結(jié)構(gòu)的PLD芯片有：Altera的MAX7000，MAX3000系列（EEPROM工藝），Xilinx的XC9500系列（Flash工藝）和LatTIce,Cypress的大部分產(chǎn)品（EEPROM工藝）   我們先看一下這種PLD的總體結(jié)構(gòu)（以MAX7000為例，其他型號的結(jié)構(gòu)與此都非常相似）：  

     圖1 基于乘積項的PLD內(nèi)部結(jié)構(gòu)   

這種PLD可分為三塊結(jié)構(gòu)：宏單元（Marocell），可編程連線 （PIA）和I/O控制塊。宏單元是PLD的基本結(jié)構(gòu)，由它來實現(xiàn)基本的邏輯功能。圖1中蘭色部分是多個宏單元的集合（因為宏單元較多，沒有一一畫出）?？删幊踢B線負責信號傳遞，連 接所有的宏單元。I/O控制塊負責輸入輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出，擺率控制，三態(tài)輸出等。圖1 左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局時鐘，清零和輸出使能信號，這幾個信號有專用連線與PLD中每個宏單元相連，信號到每個宏單元的延時相同并且延時最短。   宏單元的具體結(jié)構(gòu)見下圖：

圖2 宏單元結(jié)構(gòu)   

左側(cè)是乘積項陣列，實際就是一個與或陣列，每一個交叉點都是一個可編程 熔絲，如果導(dǎo)通就是實現(xiàn)“與”邏輯。后面的乘積項選擇矩陣是一個“或”陣列。兩者一起完成組合邏輯。圖右側(cè)是一個可編程D觸發(fā)器，它的時鐘，清零輸入都可 以編程選擇，可以使用專用的全局清零和全局時鐘，也可以使用內(nèi)部邏輯（乘積項陣列）產(chǎn)生的時鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號直接 輸給PIA或輸出到I/O腳。   乘積項結(jié)構(gòu)PLD的邏輯實現(xiàn)原理   下面我們以一個簡單的電路為例，具體說明PLD是如何利用以上結(jié)構(gòu)實現(xiàn)邏輯的，電路如下圖：

圖3 假設(shè)組合邏輯的輸出（AND3的輸出）為f，則f=（A+B）*C*（！D）=A*C*!D + B*C*!D （ 我們以！D表示D的“非”） PLD將以下面的方式來實現(xiàn)組合邏輯f: 

圖4   A,B,C,D由PLD芯片的管腳輸入后進入可編程連線陣列 （PIA），在內(nèi)部會產(chǎn)生A,A反，B,B反，C,C反，D,D反8個輸出。圖中每一個叉表示相連（可編程熔絲導(dǎo)通），所以得到：f= f1 + f2 = （A*C*!D） + （B*C*!D） 。這樣組合邏輯就實現(xiàn)了。圖3電路中D觸發(fā)器的實現(xiàn)比較簡單，直接利用宏單元中的可編程D觸發(fā)器來實現(xiàn)。時鐘信號CLK由I/O腳輸入后進入芯片內(nèi)部的全局時鐘專用通道，直接連接 到可編程觸發(fā)器的時鐘端?？删幊逃|發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣PLD就完成了圖3所示電路的功能。（以上這些步驟都是由軟件自 動完成的，不需要人為干預(yù)）   圖3的電路是一個很簡單的例子，只需要一個宏單元就可以完成。但對于一個復(fù)雜的電路，一個宏單元是不能實現(xiàn)的，這時就需要通過并聯(lián)擴展項和共享擴展項將多個宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個宏單元的輸入。這樣PLD就可以實現(xiàn)更復(fù)雜邏輯。   這種基于乘積項的PLD基本都是由EEPROM和Flash工藝制造的，一上電就可以工作，無需其他芯片配合。

　　FPGA工作原理與簡介

　　如前所述，F(xiàn)PGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點。

　　由于FPGA需要被反復(fù)燒寫，它實現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像ASIC那樣通過固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好地滿足這一要求，目前主流FPGA都采用了基于SRAM工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級FPGA采用Flash或者熔絲與反熔絲工藝的查找表結(jié)構(gòu)。通過燒寫文件改變查找表內(nèi)容的方法來實現(xiàn)對FPGA的重復(fù)配置。

　　根據(jù)數(shù)字電路的基本知識可以知道，對于一個n輸入的邏輯運算，不管是與或非運算還是異或運算等等，最多只可能存在2n種結(jié)果。所以如果事先將相應(yīng)的結(jié)果存放于一個存貯單元，就相當于實現(xiàn)了與非門電路的功能。FPGA的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實現(xiàn)了不同的邏輯功能。

　　查找表（Look-Up-Table）簡稱為LUT，LUT本質(zhì)上就是一個RAM。目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的 的RAM。當用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）事先寫入RAM，這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。

　　下面給出一個4與門電路的例子來說明LUT實現(xiàn)邏輯功能的原理。

　　例：給出一個使用LUT實現(xiàn)4輸入與門電路的真值表。

　　表1-1 4輸入與門的真值表

　　從中可以看到，LUT具有和邏輯電路相同的功能。實際上，LUT具有更快的執(zhí)行速度和更大的規(guī)模。

　　由于基于LUT的FPGA具有很高的集成度，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復(fù)雜的時序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域。其組成部分主要有可編程輸入/輸出單元、基本可編程邏輯單元、內(nèi)嵌SRAM、豐富的布線資源、底層嵌入功能單元、內(nèi)嵌專用單元等，主要設(shè)計和生產(chǎn)廠家有Xilinx、Altera、LatTIce、Actel、Atmel和QuickLogic等公司，其中最大的是Xilinx、Altera、LatTIce三家。

　　如前所述，F(xiàn)PGA是由存放在片內(nèi)的RAM來設(shè)置其工作狀態(tài)的，因此工作時需要對片內(nèi)RAM進行編程。用戶可根據(jù)不同的配置模式，采用不同的編程方式。FPGA有如下幾種配置模式：

　　并行模式：并行PROM、Flash配置FPGA；

　　主從模式：一片PROM配置多片F(xiàn)PGA；

　　串行模式：串行PROM配置FPGA；

　　外設(shè)模式：將FPGA作為微處理器的外設(shè)，由微處理器對其編程。

　　目前，F(xiàn)PGA市場占有率最高的兩大公司Xilinx和Altera生產(chǎn)的FPGA都是基于SRAM工藝的，需要在使用時外接一個片外存儲器以保存程序。上電時，F(xiàn)PGA將外部存儲器中的數(shù)據(jù)讀入片內(nèi)RAM，完成配置后，進入工作狀態(tài)；掉電后FPGA恢復(fù)為白片，內(nèi)部邏輯消失。這樣FPGA不僅能反復(fù)使用，還無需專門的FPGA編程器，只需通用的EPROM、PROM編程器即可。Actel、QuickLogic等公司還提供反熔絲技術(shù)的FPGA，只能下載一次，具有抗輻射、耐高低溫、低功耗和速度快等優(yōu)點，在軍品和航空航天領(lǐng)域中應(yīng)用較多，但這種FPGA不能重復(fù)擦寫，開發(fā)初期比較麻煩，費用也比較昂貴。Lattice是ISP技術(shù)的發(fā)明者，在小規(guī)模PLD應(yīng)用上有一定的特色。早期的Xilinx產(chǎn)品一般不涉及軍品和宇航級市場，但目前已經(jīng)有Q Pro-R等多款產(chǎn)品進入該類領(lǐng)域。

　　FPGA芯片結(jié)構(gòu)

　　目前主流的FPGA仍是基于查找表技術(shù)的，已經(jīng)遠遠超出了先前版本的基本性能，并且整合了常用功能（如RAM、時鐘管理和DSP）的硬核（ASIC型）模塊。如圖1-1所示（注：圖1-1只是一個示意圖，實際上每一個系列的FPGA都有其相應(yīng)的內(nèi)部結(jié)構(gòu)），F(xiàn)PGA芯片主要由6部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。

　　圖1-1 FPGA芯片的內(nèi)部結(jié)構(gòu)

　　每個模塊的功能如下：

　　1. 可編程輸入輸出單元（IOB）

　　可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配要求，其示意結(jié)構(gòu)如圖1-2所示。FPGA內(nèi)的I/O按組分類，每組都能夠獨立地支持不同的I/O標準。通過軟件的靈活配置，可適配不同的電氣標準與I/O物理特性，可以調(diào)整驅(qū)動電流的大小，可以改變上、下拉電阻。目前，I/O口的頻率也越來越高，一些高端的FPGA通過DDR寄存器技術(shù)可以支持高達2Gbps的數(shù)據(jù)速率。

　　圖1-2 典型的IOB內(nèi)部結(jié)構(gòu)示意圖

　　外部輸入信號可以通過IOB模塊的存儲單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA 內(nèi)部。當外部輸入信號經(jīng)過IOB模塊的存儲單元輸入到FPGA內(nèi)部時，其保持時間（Hold Time）的要求可以降低，通常默認為0。

　　為了便于管理和適應(yīng)多種電器標準，F(xiàn)PGA的IOB被劃分為若干個組（bank），每個bank的接口標準由其接口電壓VCCO決定，一個bank只能有一種VCCO，但不同bank的VCCO可以不同。只有相同電氣標準的端口才能連接在一起，VCCO電壓相同是接口標準的基本條件。

　　2. 可配置邏輯塊（CLB）

　　CLB是FPGA內(nèi)的基本邏輯單元。CLB的實際數(shù)量和特性會依器件的不同而不同，但是每個CLB都包含一個可配置開關(guān)矩陣，此矩陣由4或6個輸入、一些選型電路（多路復(fù)用器等）和觸發(fā)器組成。開關(guān)矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多個（一般為4個或2個）相同的Slice和附加邏輯構(gòu)成，如圖1-3所示。每個CLB模塊不僅可以用于實現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式RAM和分布式ROM。

　　圖1-3 典型的CLB結(jié)構(gòu)示意圖

　　Slice是Xilinx公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如圖1-4所示，一個Slice由兩個4輸入的函數(shù)、進位邏輯、算術(shù)邏輯、存儲邏輯和函數(shù)復(fù)用器組成。算術(shù)邏輯包括一個異或門（XORG）和一個專用與門（MULTAND），一個異或門可以使一個Slice實現(xiàn)2bit全加操作，專用與門用于提高乘法器的效率；進位邏輯由專用進位信號和函數(shù)復(fù)用器（MUXC）組成，用于實現(xiàn)快速的算術(shù)加減法操作；4輸入函數(shù)發(fā)生器用于實現(xiàn)4輸入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的兩個輸入函數(shù)為6輸入，可以實現(xiàn)6輸入LUT或64比特移位寄存器）；進位邏輯包括兩條快速進位鏈，用于提高CLB模塊的處理速度。

　　圖1-4 典型的4輸入Slice結(jié)構(gòu)示意圖

　　3. 數(shù)字時鐘管理模塊（DCM）

　　業(yè)內(nèi)大多數(shù)FPGA均提供數(shù)字時鐘管理（Xilinx的全部FPGA均具有這種特性）。Xilinx推出最先進的FPGA提供數(shù)字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實現(xiàn)過濾功能。

　　4. 嵌入式塊RAM（BRAM）

　　大多數(shù)FPGA都具有內(nèi)嵌的塊RAM，這大大拓展了FPGA的應(yīng)用范圍和靈活性。塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲器（CAM）以及FIFO等常用存儲結(jié)構(gòu)。RAM、FIFO是比較普及的概念，在此就不冗述。CAM存儲器在其內(nèi)部的每個存儲單元中都有一個比較邏輯，寫入CAM中的數(shù)據(jù)會和內(nèi)部的每一個數(shù)據(jù)進行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊RAM，還可以將FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結(jié)構(gòu)。在實際應(yīng)用中，芯片內(nèi)部塊RAM的數(shù)量也是選擇芯片的一個重要因素。

　　單片塊RAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個原則：首先，修改后的容量（位寬 深度）不能大于18k比特；其次，位寬最大不能超過36比特。當然，可以將多片塊RAM級聯(lián)起來形成更大的RAM，此時只受限于芯片內(nèi)塊RAM的數(shù)量，而不再受上面兩條原則約束。

　　5. 豐富的布線資源

　　布線資源連通FPGA內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。FPGA芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為４類不同的類別。第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復(fù)位/置位的布線；第二類是長線資源，用以完成芯片Bank間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時鐘、復(fù)位等控制信號線。

　　在實際中設(shè)計者不需要直接選擇布線資源，布局布線器可自動地根據(jù)輸入邏輯網(wǎng)表的拓撲結(jié)構(gòu)和約束條件選擇布線資源來連通各個模塊單元。從本質(zhì)上講，布線資源的使用方法和設(shè)計的結(jié)果有密切、直接的關(guān)系。

　　6. 底層內(nèi)嵌功能單元

　　內(nèi)嵌功能模塊主要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等軟處理核（Soft Core）?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA成為了系統(tǒng)級的設(shè)計工具，使其具備了軟硬件聯(lián)合設(shè)計的能力，逐步向SOC平臺過渡。

　　DLL和PLL具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調(diào)整和移相等功能。Xilinx公司生產(chǎn)的芯片上集成了DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同時集成了PLL和DLL。PLL 和DLL可以通過IP核生成的工具方便地進行管理和配置。DLL的結(jié)構(gòu)如圖1-5所示。

　　圖1-5 典型的DLL模塊示意圖

　　7. 內(nèi)嵌專用硬核

　　內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指FPGA處理能力強大的硬核（Hard Core），等效于ASIC電路。為了提高FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。例如：為了提高FPGA的乘法速度，主流的FPGA中都集成了專用乘法器；為了適用通信總線與接口標準，很多高端的FPGA內(nèi)部都集成了串并收發(fā)器（SERDES），可以達到數(shù)十Gbps的收發(fā)速度。

　　Xilinx公司的高端產(chǎn)品不僅集成了Power PC系列CPU，還內(nèi)嵌了DSP Core模塊，其相應(yīng)的系統(tǒng)級設(shè)計工具是EDK和Platform Studio，并依此提出了片上系統(tǒng)（System on Chip）的概念。通過PowerPC、Miroblaze、Picoblaze等平臺，能夠開發(fā)標準的DSP處理器及其相關(guān)應(yīng)用，達到SOC的開發(fā)目的。

　　軟核、硬核以及固核的概念

　　IP（Intelligent Property）核是具有知識產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復(fù)驗證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可以移植到不同的半導(dǎo)體工藝中。到了SOC階段，IP核設(shè)計已成為ASIC電路設(shè)計公司和FPGA提供商的重要任務(wù)，也是其實力體現(xiàn)。對于FPGA開發(fā)軟件，其提供的IP核越豐富，用戶的設(shè)計就越方便，其市場占用率就越高。目前，IP核已經(jīng)變成系統(tǒng)設(shè)計的基本單元，并作為獨立設(shè)計成果被交換、轉(zhuǎn)讓和銷售。

　　從IP核的提供方式上，通常將其分為軟核、硬核和固核這3類。從完成IP核所花費的成本來講，硬核代價最大；從使用靈活性來講，軟核的可復(fù)用使用性最高。

　　1. 軟核

　　軟核在EDA設(shè)計領(lǐng)域指的是綜合之前的寄存器傳輸級（RTL）模型；具體在FPGA設(shè)計中指的是對電路的硬件語言描述，包括邏輯描述、網(wǎng)表和幫助文檔等。軟核只經(jīng)過功能仿真，需要經(jīng)過綜合以及布局布線才能使用。其優(yōu)點是靈活性高、可移植性強，允許用戶自配置；缺點是對模塊的預(yù)測性較低，在后續(xù)設(shè)計中存在發(fā)生錯誤的可能性，有一定的設(shè)計風(fēng)險。軟核是IP核應(yīng)用最廣泛的形式。

　　2. 固核

　　固核在EDA設(shè)計領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表；具體在FPGA設(shè)計中可以看做帶有布局規(guī)劃的軟核，通常以RTL代碼和對應(yīng)具體工藝網(wǎng)表的混合形式提供。將RTL描述結(jié)合具體標準單元庫進行綜合優(yōu)化設(shè)計，形成門級網(wǎng)表，再通過布局布線工具即可使用。和軟核相比，固核的設(shè)計靈活性稍差，但在可靠性上有較大提高。目前，固核也是IP核的主流形式之一。

　　3. 硬核

　　硬核在EDA設(shè)計領(lǐng)域指經(jīng)過驗證的設(shè)計版圖；具體在FPGA設(shè)計中指布局和工藝固定、經(jīng)過前端和后端驗證的設(shè)計，設(shè)計人員不能對其修改。不能修改的原因有兩個：首先是系統(tǒng)設(shè)計對各個模塊的時序要求很嚴格，不允許打亂已有的物理版圖；其次是保護知識產(chǎn)權(quán)的要求，不允許設(shè)計人員對其有任何改動。IP硬核的不許修改特點使其復(fù)用有一定的困難，因此只能用于某些特定應(yīng)用，使用范圍較窄。

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