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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

萊迪思半導(dǎo)體公司將在2013國際消費(fèi)電子展（CES 2013）上展示“移動應(yīng)用創(chuàng)新”解決方案

萊迪思半導(dǎo)體公司（NASDAQ: LSCC）今日宣布將于1月8日至11日在拉斯維加斯舉辦的消費(fèi)電子展（CES）上召開一個(gè)見面會，屆時(shí)將展示一些新的基于FPGA的設(shè)計(jì)解決方案，適用于消費(fèi)電子和移動設(shè)備。萊迪思展示廳位于拉斯維加斯酒店東樓2980號套房。若您希望預(yù)約一個(gè)時(shí)間來參觀萊迪思展廳，并探討移動創(chuàng)新可以如何幫助您解決具體的設(shè)計(jì)難題

發(fā)表于：12/5/2012

小型雷達(dá)環(huán)境模擬器雙波段快速跳頻模塊設(shè)計(jì)

設(shè)計(jì)了一種雷達(dá)環(huán)境模擬器高性價(jià)比雙波段寬帶快速跳頻模塊。采用DDS+倍頻鏈技術(shù)，實(shí)現(xiàn)了輸出射頻信號在C、X波段的頻率跳變。其頻帶較寬，跳頻時(shí)間小于5 μs，輸出雜散抑制優(yōu)于-50 dBc，相位噪聲優(yōu)于－70 dBc/Hz@10 kHz，頻率分辨率小于10 Hz，輸出功率可控。該系統(tǒng)體積小、成本低，易于生產(chǎn)實(shí)現(xiàn)，可廣泛應(yīng)用于部隊(duì)雷達(dá)的抗干擾訓(xùn)練和檢測。

發(fā)表于：12/4/2012

基于6416和FPGA的手部三模態(tài)識別裝置設(shè)計(jì)與實(shí)現(xiàn)

介紹了將手形、掌紋和手掌靜脈身份識別理論與FPGA和DSP數(shù)字處理系統(tǒng)相結(jié)合構(gòu)成能夠方便用于門禁、考勤等的具有高可靠性和高安全性要求的快速身份識別裝置。裝置采用可見光和近紅外雙攝像頭提高對手形、掌紋和手掌靜脈圖像的有效獲取。利用FPGA實(shí)現(xiàn)雙攝像頭圖像數(shù)據(jù)的同步采集、數(shù)據(jù)緩存以及對液晶顯示屏、補(bǔ)光系統(tǒng)等的控制，以減少DSP的負(fù)擔(dān)，使DSP能夠?qū)Ｗ⒂趯κ中?、掌紋和手掌靜脈的數(shù)據(jù)處理識別工作，保證系統(tǒng)運(yùn)行的實(shí)時(shí)性。

發(fā)表于：12/3/2012

基于ARM和FPGA的高擴(kuò)展性超聲檢測模塊設(shè)計(jì)與實(shí)現(xiàn)

介紹了一種以ARM和FPGA聯(lián)合作為中央控制處理單元的4路超聲探傷模塊。給出了其整體結(jié)構(gòu)方案，闡述了以4路超聲模擬信號為一組的多路超聲探傷模塊硬件擴(kuò)展的設(shè)計(jì)思路和實(shí)現(xiàn)方案，討論了FPGA對高速LVDS數(shù)據(jù)的采集、處理、時(shí)序同步功能的實(shí)現(xiàn)，ARM與FPGA之間總線接口的實(shí)現(xiàn)，ARM嵌入式系統(tǒng)功能以及網(wǎng)絡(luò)通信功能的實(shí)現(xiàn)。實(shí)際應(yīng)用表明，該功能模塊能達(dá)到預(yù)期的設(shè)計(jì)要求，并能方便地實(shí)現(xiàn)硬件擴(kuò)展。

發(fā)表于：12/3/2012

基于FPGA的混合遙測數(shù)據(jù)復(fù)接技術(shù)的研究

在進(jìn)行多路傳輸?shù)腜CM 遙測系統(tǒng)中，為了節(jié)省信道資源, 降低調(diào)制解調(diào)設(shè)備的復(fù)雜度, 遙測數(shù)據(jù)復(fù)接系統(tǒng)得到了廣泛應(yīng)用?；旌闲盘柼幚硎紫刃枰M(jìn)行數(shù)字化再交給FPGA并且與之交互?；贔PGA的數(shù)字復(fù)接系統(tǒng)具有模塊化設(shè)計(jì)，通過建立一個(gè)組幀模型完成多路復(fù)用。最后在Quartus II集成環(huán)境下進(jìn)行了系統(tǒng)的綜合、布局布線及時(shí)序仿真。仿真結(jié)果驗(yàn)證了輸入與輸出的邏輯關(guān)系，并且下載到開發(fā)板中進(jìn)行了板級驗(yàn)證，其功能穩(wěn)定可靠。

發(fā)表于：11/30/2012

一種高效二維小波分解算法的FPGA實(shí)現(xiàn)

針對現(xiàn)有二維提升小波變換實(shí)現(xiàn)過程中存在的大量過程數(shù)據(jù)存儲及關(guān)鍵路徑延時(shí)較長的問題，提出一種直接進(jìn)行二維變換的VLSI架構(gòu)。采用Altera公司Cyclone II系列FPGA EP2C35F672C6對架構(gòu)進(jìn)行實(shí)現(xiàn)和驗(yàn)證，在純計(jì)算邏輯下二維小波變換時(shí)鐘頻率可達(dá)到157.78 MHz。

發(fā)表于：11/30/2012

基于實(shí)時(shí)小波算法的暫態(tài)擾動檢測的FPGA實(shí)現(xiàn)

通過實(shí)時(shí)小波算法在FPGA中的實(shí)現(xiàn)來檢測暫態(tài)電能質(zhì)量問題。采用高、低通分解濾波器來實(shí)現(xiàn)小波變換算法，以DB5小波為基函數(shù)，通過對暫態(tài)電能質(zhì)量中五種擾動信號建立分析模型進(jìn)行仿真并基于FPGA硬件平臺進(jìn)行模擬電能信號測試。對比信號源與測試結(jié)果中奇異點(diǎn)起止與持續(xù)時(shí)間，結(jié)果證明了該方法的準(zhǔn)確性和可行性。

發(fā)表于：11/30/2012

Altera公開20 nm創(chuàng)新技術(shù)

9月20日，Altera公司資深副總裁兼首席技術(shù)官博思卓(Misha Burich)博士繼今年5月后又一次來到中國，公開了Altera在下一代20 nm產(chǎn)品中規(guī)劃的幾項(xiàng)關(guān)鍵創(chuàng)新技術(shù)：40 Gb/s芯片至芯片及28 Gb/s背板收發(fā)器；具有混合系統(tǒng)架構(gòu)接口的3D異構(gòu)IC；下一代精度可調(diào)DSP模塊。Altera將在不突破客戶功耗瓶頸的情況下盡可能提高產(chǎn)品性能。

發(fā)表于：11/30/2012

Altera Cyclone V FPGA 和Altera SoC FPGA虛擬目標(biāo)開發(fā)工具榮膺EDN中國2012最佳產(chǎn)品獎(jiǎng)

Altera公司(NASDAQ: ALTR)今天宣布，Altera Cyclone V FPGA和Altera SoC FPGA虛擬目標(biāo)開發(fā)工具獲得EDN中國<可編程器件> 和<開發(fā)工具與軟件應(yīng)用設(shè)計(jì)> 類的2012最佳產(chǎn)品獎(jiǎng)。EDN中國最佳產(chǎn)品獎(jiǎng)主要授予在電子行業(yè)中得到廣泛認(rèn)可并大量應(yīng)用的產(chǎn)品和技術(shù)。

發(fā)表于：11/29/2012

基于FPGA的相關(guān)測速系統(tǒng)

介紹了測速系統(tǒng)的研究，包括系統(tǒng)構(gòu)成、方案實(shí)現(xiàn)以及如何在現(xiàn)場可編程門陣列FPGA中實(shí)現(xiàn)相關(guān)運(yùn)算等。融合了信號采集與處理、可編程邏輯器件和互相關(guān)技術(shù)等，具有學(xué)科交叉融合的特點(diǎn)，在運(yùn)動物體的非接觸測速上具有較大的實(shí)際應(yīng)用價(jià)值。

發(fā)表于：11/29/2012