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基于FPGA的E1信號失幀檢測研究
來源:微型機與應用2012年第21期
蔡紹偉,潘愛先,賀雪飛
(青島理工大學 自動化工程學院,山東 青島 266520)
摘要: 針對E1信號傳輸過程中出現(xiàn)的失幀問題進行研究,提出以FPGA為控制核心的檢測方案,當信號出現(xiàn)失幀狀況時能及時進行檢測并作出相應措施,以保障E1信號傳輸?shù)姆€(wěn)定、流暢。
關鍵詞: FPGA 失幀檢測 E1
Abstract:
Key words :

摘  要: 針對E1信號傳輸過程中出現(xiàn)的失幀問題進行研究,提出以FPGA為控制核心的檢測方案,當信號出現(xiàn)失幀狀況時能及時進行檢測并作出相應措施,以保障E1信號傳輸?shù)姆€(wěn)定、流暢。
關鍵詞: 失幀檢測;E1;FPGA

 伴隨著計算機技術和通信技術的飛速發(fā)展,E1通信得到了極大的提升,應用范圍日益廣泛[1],如國家安全電路、重大慶典、重大體育比賽的傳播,銀行、交易所等DDN數(shù)據(jù)傳送等。E1信號在傳輸過程中會出現(xiàn)失幀等狀況,造成信號傳輸品質下降,嚴重時會導致信號缺失。因此如何迅速、精確檢測出E1信號的失幀狀況是E1傳輸中的研究重點。
 近年來,F(xiàn)PGA發(fā)展迅猛,在無線通信、光纖通信等通信領域,憑借其強大的運算處理能力和低成本,受到開發(fā)者的青睞。FPGA的內部邏輯功能是通過向內部靜態(tài)存儲器單元加載配置數(shù)據(jù)來實現(xiàn),其配置文件決定了邏輯單元的邏輯功能以及模塊間或與I/O間的連接,而FPGA結構允許多次編程并享有快速有效地對新設計進行優(yōu)化的靈活性[2],所以,選用FPGA作為檢測控制核心。本文結合FPGA,針對E1信號傳輸過程中的失幀問題,設計了失幀檢測的硬件電路及檢測過程的判據(jù)流程,使E1信號的失幀檢測更加快速、精確。
1 E1概述
 E1是30路脈碼調制PCM的簡稱,速率是2.048 Mb/s。其幀結構如圖1所示。

 圖1中,在E1信道,8 bit組成一個時隙,由32個時隙組成了一個幀,16個幀組成一個復幀。在一幀中,TS0主要用于傳輸幀定位信號、CRC-4循環(huán)冗余校驗及告警指示,TS16主要用于傳送隨路信令、復幀定位信號,TS1-TS15和TS17-TS31等30個時隙用于傳輸語音或數(shù)據(jù)等信息。
2 失幀檢測原理
 失幀檢測的關鍵在于同步碼組“0011011”的檢測。同步碼組只存在于偶幀的TS0時隙中,所以檢測時要將兩組E1信號看成一組復幀。由于E1串行數(shù)據(jù)流中也會出現(xiàn)和同步碼相同的內容,所以在設計中一般會采用計數(shù)器來進行幀同步碼的定位以消除干擾。
 E1的幀周期為125 μs,兩幀即為250 μs,規(guī)定在捕捉到第一個同步序列開始,若在之后的一段時間內每間隔250 μs,可連續(xù)三次(計數(shù)器計數(shù))捕捉到同步序列時,則認為系統(tǒng)處于幀同步狀態(tài)[3]。同理,若在一段時間內如果連續(xù)三次都沒有捕捉到幀同步序列,則可認為系統(tǒng)幀同步丟失,所以,幀失步倒換時間為3×250 μs=750 μs。其檢測原理框圖如2所示。

 圖3的失幀檢測電路由7個D觸發(fā)器、7個異或非門和一個8輸入與非門構成,該電路可以檢測出E1信號序中串行輸入數(shù)據(jù)流中包含的特殊碼字“0011011”,其中利用地線(GND)和電源線(VCC)可將相關運算陣列的一個輸入自右向左連接成“0011011”,與同步碼字對應的另一個輸入端接輸入序列移位寄存器的7個輸出的對應位進行異或非(同或)運算,對應位匹配時結果為“1”。7個異或非門的運算結果進入求和網(wǎng)絡后,只有當7位對應位全都匹配時,捕捉同步信號才有效(有效狀態(tài)為“0”),此時表明找到了一次同步序列碼[4]。在經(jīng)過計數(shù)與判斷單元,對每次捕獲的同步狀態(tài)進行計數(shù),若連續(xù)3次捕獲到同步碼,則說明E1碼流沒有出現(xiàn)失幀;反之,則認為失幀。
4 失幀檢測判據(jù)流程
 幀同步系統(tǒng)的流程圖如圖4所示。

 

 

 圖4中A為同步狀態(tài)信號,表示收發(fā)兩端的工作狀態(tài)同步;B表示宣告失步,幀同步系統(tǒng)進入捕捉狀態(tài);C所在的虛框表示前方保護計數(shù)流程,其作用是防止假失步;D所在的虛方框表示后方保護計數(shù)的流程,其作用是防止假同步;Ps為幀同步碼組的檢出標志,只有一位脈寬。當Ps=0時說明由信道而來的數(shù)字碼流包括Ps=0,1 bit在內的前7 bit為“0011011”碼組[5];Pc為接收端產生的比較標志,在同步狀態(tài)時,由接收端定時電路在偶幀TS0的D8位出現(xiàn)一次50%占空比的正脈沖Pc。
 當幀同步處于流程圖狀態(tài)時,表明在預定的時刻已經(jīng)連續(xù)檢出了幀同步碼組的標志Ps,即Pc=Ps。如果起初還沒有建立E1信號起收發(fā)之間的同步,或者由于其他原因,當同步系統(tǒng)連續(xù)三次在預定的時刻[6](該時刻為TS0偶·D8時刻,不以發(fā)端為準,只有同步時刻才是發(fā)端偶幀的TS0偶·D8)沒有檢出同步碼標志,即Pc≠Ps,則宣告失步(符號B)。同步系統(tǒng)由前方保護計數(shù)狀態(tài)C進入到捕捉狀態(tài)(應注意到,在前方保護計數(shù)的這一過程中,E1信號仍處在同步工作的狀態(tài),只有連續(xù)三次不出現(xiàn)Pc=Ps的情況,才宣告失步,進入捕捉狀態(tài))。進入捕捉狀態(tài)后,幀同步系統(tǒng)將開始在接收到的E1數(shù)字碼流中搜索同步碼組。若檢測出“0011011”碼組,幀同步系統(tǒng)將啟動定時電路并同時進入后方保護計數(shù)D[7]。在捕捉狀態(tài),若出現(xiàn)Ps=0的情況,則認為捕捉到了同步碼組,并認為Ps=0的時刻是偶幀TS0的D8位,啟動定時系統(tǒng)。隔125 μs便是假設的N+1幀的TS0時隙,在TS0時隙檢查b2≠1,若b2=1,則說明有監(jiān)視碼,上幀的同步碼可能為真,繼續(xù)檢測N+2幀;反之,b2=0,表明上幀同步碼組為偽同步碼組,返回B,重新置位捕捉。若在N+2幀有Pc=Ps出現(xiàn),表明假設的N幀捕捉的幀同步碼組符合周期出現(xiàn)的規(guī)律,為真同步碼組。幀同步系統(tǒng)進入同步狀態(tài)A,開始正常工作;若在N+2幀沒有Pc=Ps出現(xiàn),則認為同步碼組的出現(xiàn)不符合規(guī)律,幀同步系統(tǒng)重新進入捕捉狀態(tài)B。
 該研究方案的運用能夠及時檢測出E1信號傳輸過程中出現(xiàn)的失幀狀況,并對其作出精確判斷以供后續(xù)處理。對于E1信號的收、發(fā)兩端之間同步狀態(tài)的建立和保護有著一定的實際應用價值。
參考文獻
[1] 桑林,郝建軍,等.數(shù)字通信[M].北京:北京郵電大學出版社,2002.
[2] KILTS S.高級FPGA設計[M].孟憲元,譯.北京:機械工業(yè)出版社,2009.
[3] 李剛.數(shù)字信號處理器的原理及其開發(fā)應用[M].天津:天津大學出版社,2001.
[4] NAKANISHI Y, MATSUSHITA Y, ULSUMI K, et al.Optical Transmi-ssion Network System NEC Technology[M].1997.
[5] ARNOLD M. Verilog digital computer design: algorithms tohardware[M]. NJ:Prentice Hall,1998.
[6] 牟文波,劉橙,等.數(shù)字通信中2M接口電路幀結構及常見故障分析[J].黑龍江科技信息,2010,(34).
[7] MYNBAEV D K, et al. Fiber-Optic communicatios Technology[M]. 2000.

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