《電子技術(shù)應(yīng)用》
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基于FPGA的圓光柵編碼器數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)
來源:微型機(jī)與應(yīng)用2012年第23期
王 博1,郭陽寬1,周維虎2,董登峰2
(1.北京信息科技大學(xué) 光電學(xué)院,北京 100092; 2.中國科學(xué)院光電研究院,北京 100094
摘要: 介紹了一種基于FPGA的圓光柵編碼器數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法。通過分析圓光柵的實(shí)際工作情況,將系統(tǒng)分為三大模塊,詳細(xì)闡述了濾波模塊實(shí)現(xiàn)消除高頻信號干擾,計(jì)數(shù)模塊實(shí)現(xiàn)四倍頻、辨向與脈沖計(jì)數(shù),以及數(shù)據(jù)通信模塊實(shí)現(xiàn)跨時(shí)鐘域數(shù)據(jù)傳輸功能的具體方法。最后通過Modelsim仿真驗(yàn)證了系統(tǒng)設(shè)計(jì)的可行性與可靠性。本系統(tǒng)具有高集成、可擴(kuò)展、便于移植的特點(diǎn),可廣泛應(yīng)用于相關(guān)領(lǐng)域。
Abstract:
Key words :

摘  要: 介紹了一種基于FPGA圓光柵編碼器數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法。通過分析圓光柵的實(shí)際工作情況,將系統(tǒng)分為三大模塊,詳細(xì)闡述了濾波模塊實(shí)現(xiàn)消除高頻信號干擾,計(jì)數(shù)模塊實(shí)現(xiàn)四倍頻、辨向與脈沖計(jì)數(shù),以及數(shù)據(jù)通信模塊實(shí)現(xiàn)跨時(shí)鐘域數(shù)據(jù)傳輸功能的具體方法。最后通過Modelsim仿真驗(yàn)證了系統(tǒng)設(shè)計(jì)的可行性與可靠性。本系統(tǒng)具有高集成、可擴(kuò)展、便于移植的特點(diǎn),可廣泛應(yīng)用于相關(guān)領(lǐng)域。
關(guān)鍵詞: 現(xiàn)場可編程門陣列;圓光柵;數(shù)字濾波;脈沖計(jì)數(shù);跨時(shí)鐘域

 光電式旋轉(zhuǎn)編碼器是檢測轉(zhuǎn)速或轉(zhuǎn)角的元件,旋轉(zhuǎn)編碼器與電動機(jī)相連,當(dāng)電動機(jī)轉(zhuǎn)動時(shí),帶動編碼器旋轉(zhuǎn),產(chǎn)生轉(zhuǎn)速或轉(zhuǎn)角信號。旋轉(zhuǎn)編碼器可分為絕對式和增量式兩種[1]。
 圓光柵作為增量式光電編碼器的一種,以其體積小、精度高、響應(yīng)速度快、價(jià)格相對較低以及性能穩(wěn)定等優(yōu)點(diǎn),被廣泛應(yīng)用到光電經(jīng)緯儀、機(jī)器人、數(shù)控機(jī)床和高精度閉環(huán)調(diào)速系統(tǒng)等諸多領(lǐng)域。
現(xiàn)場可編程門陣列FPGA(Field Programmable Gate Array)是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物[2],它既繼承了ASIC的大規(guī)模、高集成度及高可靠性的優(yōu)點(diǎn),又克服了普通ASIC設(shè)計(jì)周期長、成本大和靈活性差的特點(diǎn),可以方便地實(shí)現(xiàn)對電路的重新設(shè)計(jì)或修改、完成復(fù)雜的時(shí)序和組合邏輯電路功能,增強(qiáng)了系統(tǒng)的靈活性、通用性和可靠性。
 本文以FPGA為開發(fā)平臺,設(shè)計(jì)了一種圓光柵數(shù)據(jù)采集系統(tǒng),并詳細(xì)介紹了該系統(tǒng)的實(shí)現(xiàn)方法。該方法充分利用FPGA大規(guī)模邏輯資源、高集成度、高穩(wěn)定性且易編程的特點(diǎn),完成了對圓光柵輸出信號的濾波、計(jì)數(shù)及數(shù)據(jù)傳輸功能。
1 系統(tǒng)相關(guān)原理及結(jié)構(gòu)
 增量式圓光柵編碼器一般有A相、B相及Z相3個(gè)輸出。A相、B相信號包含了圓光柵編碼器的旋轉(zhuǎn)方向、旋轉(zhuǎn)速率等信息。當(dāng)圓光柵編碼器被檢測對象帶動旋轉(zhuǎn)時(shí),會輸出相位差為90°的A相和B相兩路數(shù)字脈沖信號[3],如圖1所示。當(dāng)圓光柵編碼器順時(shí)針正向旋轉(zhuǎn)時(shí),A相信號的相位超前B相信號90°;當(dāng)圓光柵編碼器逆時(shí)針反向旋轉(zhuǎn)時(shí),則B相信號超前A相信號90°。A相和B相輸出的脈沖個(gè)數(shù)與被測角位移變化量成線性關(guān)系。Z相信號功能主要是用于測量的同步或調(diào)零,光電角度編碼器每旋轉(zhuǎn)一圈,輸出一個(gè)Z相脈沖信號[4]。利用Z相信號,可以矯正系統(tǒng)的計(jì)數(shù)數(shù)據(jù),有效地消除系統(tǒng)的累計(jì)誤差。

 本文根據(jù)圓光柵編碼器的工作原理,采用自頂向下的設(shè)計(jì)思想,設(shè)計(jì)了一種有效的圓光柵編碼器脈沖信號數(shù)據(jù)采集系統(tǒng)。其結(jié)構(gòu)原理圖如圖2所示,系統(tǒng)分為濾波模塊、計(jì)數(shù)模塊及數(shù)據(jù)通信模塊三大模塊。其中,濾波模塊的主要功能是消除高頻干擾脈沖對系統(tǒng)計(jì)數(shù)的影響,保證計(jì)數(shù)的準(zhǔn)確性;計(jì)數(shù)模塊主要完成4倍頻、辨向和計(jì)數(shù)功能;數(shù)據(jù)通信模塊主要負(fù)責(zé)將數(shù)據(jù)傳輸?shù)紽PGA外部其他數(shù)據(jù)處理芯片,避免跨時(shí)鐘域數(shù)據(jù)傳輸帶來的各種不利影響。

2 系統(tǒng)設(shè)計(jì)
2.1 濾波模塊的設(shè)計(jì)

 由于工業(yè)現(xiàn)場存在各種不確定性因素,圓光柵數(shù)據(jù)輸出容易受到干擾,其中最顯著的是運(yùn)動過程中的機(jī)械振動和現(xiàn)場環(huán)境中的電磁干擾。這兩者均會使圓光柵編碼器的輸出脈沖產(chǎn)生高頻脈沖毛刺,導(dǎo)致脈沖計(jì)數(shù)錯誤,從而嚴(yán)重影響測量精度[5]。圖3給出了干擾波形的示意圖,這種干擾一般發(fā)生在A相信號或者B相信號的電平發(fā)生改變時(shí)。從圖3中正轉(zhuǎn)干擾圖可以看到,當(dāng)圓光柵正轉(zhuǎn)時(shí),A相信號和B相信號先后從低電平跳變?yōu)楦唠娖剑褺相信號落后90°。此時(shí),由于機(jī)械振動,A相信號產(chǎn)生了高頻脈沖輸出,即A相信號的電平在相對較短的時(shí)間內(nèi)變化了5次。根據(jù)編碼器信號輸出關(guān)系可知,第1、3、5次電平變化代表了圓光柵編碼器正轉(zhuǎn);而2、4次電平變化則代表著圓光柵編碼器的反轉(zhuǎn),這些高頻干擾脈沖影響了計(jì)數(shù)和測量的正確性。
由于干擾所產(chǎn)生的脈沖頻率一般都遠(yuǎn)高于圓光柵正常工作時(shí)所輸出的脈沖頻率,因此本文采用了一種高頻數(shù)字計(jì)數(shù)濾波方法。即在已知系統(tǒng)最高轉(zhuǎn)速的情況下,根據(jù)所使用圓光柵的刻線數(shù),計(jì)算出最高轉(zhuǎn)速下圓光柵輸出的脈沖頻率,并以此頻率為臨界點(diǎn),將頻率高于這個(gè)臨界點(diǎn)的脈沖視為干擾脈沖濾除。

 例如,電機(jī)帶動圓光柵轉(zhuǎn)動的最高速度為20 r/min,圓光柵輸出信號經(jīng)過讀數(shù)頭處理后,每轉(zhuǎn)輸出6×106個(gè)脈沖,有效脈沖最高頻率應(yīng)為2 MHz。FPGA工作時(shí)鐘設(shè)定為50 MHz,則一個(gè)光柵信號有效脈沖的高電平或者低電平至少應(yīng)持續(xù)12個(gè)FPGA工作時(shí)鐘。持續(xù)時(shí)間低于12個(gè)工作時(shí)鐘的脈沖超出了最高轉(zhuǎn)速所能產(chǎn)生的脈沖頻率,因此被視為干擾脈沖并予以濾除;持續(xù)時(shí)間大于等于12個(gè)工作時(shí)鐘的脈沖將被輸送到FPGA的脈沖計(jì)數(shù)單元。利用這種方法可有效去除高頻脈沖干擾對計(jì)數(shù)的影響,保證系統(tǒng)的測量精度。
2.2 計(jì)數(shù)模塊的設(shè)計(jì)
 目前,常見的增量式光電編碼器數(shù)據(jù)采集系統(tǒng)均采用4倍頻或二倍頻的方法來提高測量精度。而一般系統(tǒng)所采取的方法是將A相信號與B相信號進(jìn)行異或運(yùn)算,所得的結(jié)果即為經(jīng)過二倍頻的信號;若要得到4倍頻,則需要再進(jìn)行一步異或運(yùn)算。該方法的優(yōu)點(diǎn)是實(shí)現(xiàn)簡單,而缺點(diǎn)是對器件和編碼器輸出信號有比較苛刻的要求。在時(shí)序邏輯上,A相信號和B相信號必須滿足器件建立和保持的時(shí)間要求,這樣就限制了器件所能實(shí)現(xiàn)的工作頻率,影響了整個(gè)系統(tǒng)的實(shí)時(shí)性。
 而在辨識編碼器轉(zhuǎn)動方向上,一般系統(tǒng)都是將A相信號(或者B相信號)作為基準(zhǔn)信號,在其電平變化的時(shí)刻判斷B相信號(或者A相信號)電平的正負(fù),以此來進(jìn)行方向辨識與脈沖計(jì)數(shù)。這種方法抗干擾能力差,外界干擾所產(chǎn)生的脈沖會很容易使方向判別錯誤,同時(shí)導(dǎo)致脈沖計(jì)數(shù)錯誤,產(chǎn)生隨機(jī)誤差,對整個(gè)系統(tǒng)的精度和準(zhǔn)確度造成巨大影響。
 本系統(tǒng)充分分析了增量式圓光柵編碼器信號輸出的邏輯關(guān)系,設(shè)計(jì)了一種以有限狀態(tài)機(jī)為核心的計(jì)數(shù)模塊,來完成對編碼器輸出信號的4倍頻、方向辨識及脈沖計(jì)數(shù)。如圖4所示,將圓光柵輸出信號A和B的正負(fù)用1和0表示,則A相信號和B相信號一共有A1B1、A1B0、A0B1、A0B0這4個(gè)狀態(tài)組合。當(dāng)圓光柵編碼器輸出狀態(tài)按照A0B0→A1B0→A1B1→A0B1→A0B0這個(gè)順序變化時(shí),代表圓光柵編碼器正轉(zhuǎn);當(dāng)圓光柵編碼器輸出狀態(tài)按照A0B1→A1B1→A1B0→A0B0→A0B1順序時(shí),代表圓光柵編碼器反轉(zhuǎn)。

 計(jì)數(shù)模塊內(nèi)部利用兩個(gè)寄存器分別存儲當(dāng)前狀態(tài)和下一狀態(tài),當(dāng)前狀態(tài)和下一狀態(tài)值相同時(shí),狀態(tài)機(jī)處在等待的狀態(tài)且不進(jìn)行任何操作;當(dāng)圓光柵編碼器輸出信號A、B發(fā)生變化時(shí),計(jì)數(shù)模塊會將其存儲到下一狀態(tài)寄存器中。由于圓光柵編碼器可能在任意時(shí)刻改變轉(zhuǎn)動方向,而有限狀態(tài)機(jī)也可以根據(jù)A相及B相信號相應(yīng)的邏輯關(guān)系及兩個(gè)寄存器中的狀態(tài)值來判斷出當(dāng)前的狀態(tài)變化所代表的編碼器的轉(zhuǎn)動方向,并進(jìn)行相應(yīng)的加或減運(yùn)算。然后將下一狀態(tài)寄存器中的值賦給當(dāng)前狀態(tài)寄存器,此時(shí),兩個(gè)寄存器中值再次相同,有限狀態(tài)機(jī)等待下一次A或B信號的改變觸發(fā)下一次操作。至此,完成了編碼器轉(zhuǎn)動方向的辨識和脈沖計(jì)數(shù)。
 由于A相信號和B相信號的電平變化均會引起有限狀態(tài)機(jī)中兩個(gè)狀態(tài)寄存器的值不一致,從而觸發(fā)狀態(tài)機(jī)進(jìn)行相應(yīng)的操作,即在A相信號和B相信號的一個(gè)周期內(nèi),有限狀態(tài)機(jī)會觸發(fā)4次操作,完成了將信號進(jìn)行4倍頻的功能,這種方法不僅提高了系統(tǒng)的精度,還避免了將A相信號和B相信號進(jìn)行異或運(yùn)算所帶來的問題。
2.3 數(shù)據(jù)通信模塊的設(shè)計(jì)
 本文采用IP核,將FPGA片內(nèi)RAM資源生成的雙端口RAM作為緩存,完成FPGA與其他處理芯片的數(shù)據(jù)交換[6]。必要時(shí)可以方便地修改IP核的一些參數(shù),避免了修改硬件給系統(tǒng)帶來的影響。此外,利用雙端口RAM作為數(shù)據(jù)通信的緩存,可以有效克服跨時(shí)鐘域數(shù)據(jù)傳輸過程中出現(xiàn)的問題,避免在數(shù)據(jù)傳輸過程中由亞穩(wěn)態(tài)造成的數(shù)據(jù)傳輸錯誤。
 在通信過程中,雙端口RAM分為上下兩個(gè)部分,上半部分為外部芯片數(shù)據(jù)流向FPGA;下半部分為FPGA數(shù)據(jù)流向外部芯片,數(shù)據(jù)流向圖如圖5所示。利用一個(gè)同步時(shí)鐘來控制數(shù)據(jù)的傳輸,在同步時(shí)鐘上升沿,觸發(fā)FPGA內(nèi)部邏輯模塊和外部芯片分別向雙端口RAM的上下部分同時(shí)寫入數(shù)據(jù);在同步時(shí)鐘的下降沿,F(xiàn)PGA內(nèi)部的讀寫邏輯模塊和外部芯片分別讀取上下雙端口RAM中的數(shù)據(jù)。利用同步時(shí)鐘控制數(shù)據(jù)的讀寫,能夠防止因外部芯片和內(nèi)部邏輯模塊同時(shí)對雙端口RAM的同一個(gè)存儲單元進(jìn)行操作所帶來的數(shù)據(jù)沖突。

3 系統(tǒng)仿真實(shí)現(xiàn)與結(jié)果分析
 本設(shè)計(jì)在ISE軟件環(huán)境下進(jìn)行,
使用的芯片為Xilinx公司Spartan-3E系列的XC3S500E,利用Xilinx提供的IP核生成了雙端口RAM。
 采用Verilog HDL語言開發(fā)了濾波模塊和脈沖計(jì)數(shù)模塊,同時(shí)采用Synplify Pro綜合工具進(jìn)行綜合并用Modelsim進(jìn)行仿真驗(yàn)證。這樣,系統(tǒng)可以方便地移植到其他器件平臺上,提高了系統(tǒng)的通用性。
利用系統(tǒng)經(jīng)過Synplify Pro綜合后的RTL模塊,可以在不修改模塊間傳輸信號的情況下,單獨(dú)對某一模塊的修改不會造成整個(gè)系統(tǒng)的變動,同時(shí)還可以根據(jù)需要,充分利用FPGA并行處理的特性來擴(kuò)展系統(tǒng)的其他功能。
 圖6為濾波模塊利用Modelsim軟件仿真得到的結(jié)果。其中,clk為系統(tǒng)工作時(shí)鐘,其經(jīng)過二分頻后得到濾波模塊的采樣時(shí)鐘out_sample;in_a與in_b為濾波模塊的輸入,out_a與out_b為模塊輸出。從圖6中可以看到,輸入信號in_a的上升沿觸發(fā)了模塊內(nèi)部count_a_p進(jìn)行采樣計(jì)數(shù)。但在一些上升沿處,輸入信號in_a發(fā)生了抖動,高電平時(shí)間沒有持續(xù)6個(gè)采樣時(shí)鐘out_sample周期,因此抖動產(chǎn)生的上升沿?zé)o法引起模塊輸出信號out_a輸出高電平。只有當(dāng)輸入信號in_a抖動結(jié)束且高電平持續(xù)了6個(gè)采樣周期后,輸出信號out_a才會輸出高點(diǎn)平。同樣,通過這種采樣計(jì)數(shù)的方式,將輸入信號in_b的下降沿處的抖動濾除。模塊最終輸出波形out_a及out_b符合正確計(jì)數(shù)的要求。盡管該方法輸出相對于輸入有12個(gè)時(shí)鐘周期的延時(shí),但這可以通過適當(dāng)減少電平檢驗(yàn)時(shí)鐘數(shù)來降低。
 圖7和圖8為計(jì)數(shù)模塊的仿真波形圖。從圖7中可以看到,輸入信號A、B電平的改變會引起計(jì)數(shù)模塊中nstate_reg寄存器和state_reg中的狀態(tài)值改變,模塊根據(jù)相應(yīng)的邏輯關(guān)系判斷出圓光柵正轉(zhuǎn)并進(jìn)行+1操作。而當(dāng)計(jì)數(shù)模塊累加到設(shè)定的上限值2×106時(shí),系統(tǒng)將不再增加計(jì)數(shù),同時(shí)將信號add_limit置1,起到限位的作用。由圖8中可以看到,圓光柵編碼器從正轉(zhuǎn)切換到反轉(zhuǎn),并且反向轉(zhuǎn)動速度為正向轉(zhuǎn)動的兩倍時(shí)(信號A和信號B的頻率增加了一倍),計(jì)數(shù)模塊可以正確判斷轉(zhuǎn)向并進(jìn)行計(jì)數(shù)。

 

 

 本文以FPGA為平臺設(shè)計(jì)了圓光柵編碼器數(shù)據(jù)采集及傳輸一體化系統(tǒng),仿真結(jié)果表明,該系統(tǒng)能夠有效濾除干擾脈沖,準(zhǔn)確無誤地進(jìn)行計(jì)數(shù)、辨向及數(shù)據(jù)傳輸。本文設(shè)計(jì)的數(shù)據(jù)采集系統(tǒng)可以極大地提高系統(tǒng)的集成度和靈活性,并可以便捷地進(jìn)行功能擴(kuò)展。同時(shí),利用FPGA內(nèi)部資源完成數(shù)據(jù)在芯片間的傳輸,保證了系統(tǒng)的穩(wěn)定性和準(zhǔn)確性。該方法可以推廣應(yīng)用到其他領(lǐng)域。
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