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英特爾正式宣布出售Altera 51%股份

英特爾正式宣布出售Altera 51%股份

4 月 14 日消息，英特爾北京時(shí)間 20:30 正式宣布同私募股權(quán)企業(yè) Silver Lake 銀湖資本達(dá)成 FPGA 子公司 Altera 股份出售協(xié)議。Silver Lake 將以 87.5 億美元的估值買(mǎi)下 Altera 51% 的股份，英特爾繼續(xù)持有剩余 49% 股份。

CPLD器件測(cè)試系統(tǒng)

以Lattice公司的ispLSI1032E為被測(cè)對(duì)象，設(shè)計(jì)出一套測(cè)試裝置，對(duì)該芯片的性能指標(biāo)和可能出現(xiàn)的故障進(jìn)行測(cè)試。本裝置只需配置三次電路和施加相應(yīng)的測(cè)試向量就能對(duì)芯片進(jìn)行全面的測(cè)試，提高了測(cè)試效率，實(shí)用價(jià)值很高。

發(fā)表于：12/6/2012

C波段寬帶頻率源及其測(cè)試系統(tǒng)設(shè)計(jì)

為了設(shè)計(jì)一個(gè)C波段寬帶頻率源，采用了基于鎖相環(huán)配合寬帶VCO的方法。該方法使用的PLL芯片為HMC702，VCO為HMC586，控制端采用FPGA寫(xiě)寄存器。頻率源測(cè)試時(shí)采用PC串口轉(zhuǎn)SPI協(xié)議的方法。實(shí)驗(yàn)結(jié)果顯示, 最差相位噪聲為-88.2 dBc/Hz@10 kHz，雜散抑制度為-62.7 dBc，從4 GHz到6 GHz的變頻時(shí)間為20.6 μs。

發(fā)表于：12/5/2012

萊迪思半導(dǎo)體公司將在2013國(guó)際消費(fèi)電子展（CES 2013）上展示“移動(dòng)應(yīng)用創(chuàng)新”解決方案

萊迪思半導(dǎo)體公司（NASDAQ: LSCC）今日宣布將于1月8日至11日在拉斯維加斯舉辦的消費(fèi)電子展（CES）上召開(kāi)一個(gè)見(jiàn)面會(huì)，屆時(shí)將展示一些新的基于FPGA的設(shè)計(jì)解決方案，適用于消費(fèi)電子和移動(dòng)設(shè)備。萊迪思展示廳位于拉斯維加斯酒店?yáng)|樓2980號(hào)套房。若您希望預(yù)約一個(gè)時(shí)間來(lái)參觀萊迪思展廳，并探討移動(dòng)創(chuàng)新可以如何幫助您解決具體的設(shè)計(jì)難題

發(fā)表于：12/5/2012

小型雷達(dá)環(huán)境模擬器雙波段快速跳頻模塊設(shè)計(jì)

設(shè)計(jì)了一種雷達(dá)環(huán)境模擬器高性價(jià)比雙波段寬帶快速跳頻模塊。采用DDS+倍頻鏈技術(shù)，實(shí)現(xiàn)了輸出射頻信號(hào)在C、X波段的頻率跳變。其頻帶較寬，跳頻時(shí)間小于5 μs，輸出雜散抑制優(yōu)于-50 dBc，相位噪聲優(yōu)于－70 dBc/Hz@10 kHz，頻率分辨率小于10 Hz，輸出功率可控。該系統(tǒng)體積小、成本低，易于生產(chǎn)實(shí)現(xiàn)，可廣泛應(yīng)用于部隊(duì)雷達(dá)的抗干擾訓(xùn)練和檢測(cè)。

發(fā)表于：12/4/2012

基于6416和FPGA的手部三模態(tài)識(shí)別裝置設(shè)計(jì)與實(shí)現(xiàn)

介紹了將手形、掌紋和手掌靜脈身份識(shí)別理論與FPGA和DSP數(shù)字處理系統(tǒng)相結(jié)合構(gòu)成能夠方便用于門(mén)禁、考勤等的具有高可靠性和高安全性要求的快速身份識(shí)別裝置。裝置采用可見(jiàn)光和近紅外雙攝像頭提高對(duì)手形、掌紋和手掌靜脈圖像的有效獲取。利用FPGA實(shí)現(xiàn)雙攝像頭圖像數(shù)據(jù)的同步采集、數(shù)據(jù)緩存以及對(duì)液晶顯示屏、補(bǔ)光系統(tǒng)等的控制，以減少DSP的負(fù)擔(dān)，使DSP能夠?qū)Ｗ⒂趯?duì)手形、掌紋和手掌靜脈的數(shù)據(jù)處理識(shí)別工作，保證系統(tǒng)運(yùn)行的實(shí)時(shí)性。

發(fā)表于：12/3/2012

基于ARM和FPGA的高擴(kuò)展性超聲檢測(cè)模塊設(shè)計(jì)與實(shí)現(xiàn)

介紹了一種以ARM和FPGA聯(lián)合作為中央控制處理單元的4路超聲探傷模塊。給出了其整體結(jié)構(gòu)方案，闡述了以4路超聲模擬信號(hào)為一組的多路超聲探傷模塊硬件擴(kuò)展的設(shè)計(jì)思路和實(shí)現(xiàn)方案，討論了FPGA對(duì)高速LVDS數(shù)據(jù)的采集、處理、時(shí)序同步功能的實(shí)現(xiàn)，ARM與FPGA之間總線接口的實(shí)現(xiàn)，ARM嵌入式系統(tǒng)功能以及網(wǎng)絡(luò)通信功能的實(shí)現(xiàn)。實(shí)際應(yīng)用表明，該功能模塊能達(dá)到預(yù)期的設(shè)計(jì)要求，并能方便地實(shí)現(xiàn)硬件擴(kuò)展。

發(fā)表于：12/3/2012

基于FPGA的混合遙測(cè)數(shù)據(jù)復(fù)接技術(shù)的研究

在進(jìn)行多路傳輸?shù)腜CM 遙測(cè)系統(tǒng)中，為了節(jié)省信道資源, 降低調(diào)制解調(diào)設(shè)備的復(fù)雜度, 遙測(cè)數(shù)據(jù)復(fù)接系統(tǒng)得到了廣泛應(yīng)用。混合信號(hào)處理首先需要進(jìn)行數(shù)字化再交給FPGA并且與之交互。基于FPGA的數(shù)字復(fù)接系統(tǒng)具有模塊化設(shè)計(jì)，通過(guò)建立一個(gè)組幀模型完成多路復(fù)用。最后在Quartus II集成環(huán)境下進(jìn)行了系統(tǒng)的綜合、布局布線及時(shí)序仿真。仿真結(jié)果驗(yàn)證了輸入與輸出的邏輯關(guān)系，并且下載到開(kāi)發(fā)板中進(jìn)行了板級(jí)驗(yàn)證，其功能穩(wěn)定可靠。

發(fā)表于：11/30/2012

一種高效二維小波分解算法的FPGA實(shí)現(xiàn)

針對(duì)現(xiàn)有二維提升小波變換實(shí)現(xiàn)過(guò)程中存在的大量過(guò)程數(shù)據(jù)存儲(chǔ)及關(guān)鍵路徑延時(shí)較長(zhǎng)的問(wèn)題，提出一種直接進(jìn)行二維變換的VLSI架構(gòu)。采用Altera公司Cyclone II系列FPGA EP2C35F672C6對(duì)架構(gòu)進(jìn)行實(shí)現(xiàn)和驗(yàn)證，在純計(jì)算邏輯下二維小波變換時(shí)鐘頻率可達(dá)到157.78 MHz。

發(fā)表于：11/30/2012

基于實(shí)時(shí)小波算法的暫態(tài)擾動(dòng)檢測(cè)的FPGA實(shí)現(xiàn)

通過(guò)實(shí)時(shí)小波算法在FPGA中的實(shí)現(xiàn)來(lái)檢測(cè)暫態(tài)電能質(zhì)量問(wèn)題。采用高、低通分解濾波器來(lái)實(shí)現(xiàn)小波變換算法，以DB5小波為基函數(shù)，通過(guò)對(duì)暫態(tài)電能質(zhì)量中五種擾動(dòng)信號(hào)建立分析模型進(jìn)行仿真并基于FPGA硬件平臺(tái)進(jìn)行模擬電能信號(hào)測(cè)試。對(duì)比信號(hào)源與測(cè)試結(jié)果中奇異點(diǎn)起止與持續(xù)時(shí)間，結(jié)果證明了該方法的準(zhǔn)確性和可行性。

發(fā)表于：11/30/2012

Altera公開(kāi)20 nm創(chuàng)新技術(shù)

9月20日，Altera公司資深副總裁兼首席技術(shù)官博思卓(Misha Burich)博士繼今年5月后又一次來(lái)到中國(guó)，公開(kāi)了Altera在下一代20 nm產(chǎn)品中規(guī)劃的幾項(xiàng)關(guān)鍵創(chuàng)新技術(shù)：40 Gb/s芯片至芯片及28 Gb/s背板收發(fā)器；具有混合系統(tǒng)架構(gòu)接口的3D異構(gòu)IC；下一代精度可調(diào)DSP模塊。Altera將在不突破客戶功耗瓶頸的情況下盡可能提高產(chǎn)品性能。

發(fā)表于：11/30/2012