基于相位敏感光時(shí)域反射計(jì)(Φ-OTDR)的光纖分布式擾動(dòng)傳感器相對(duì)于傳統(tǒng)干涉儀型擾動(dòng)傳感器具有光路結(jié)構(gòu)簡(jiǎn)單、定位算法易于實(shí)現(xiàn)、可檢測(cè)多位置同時(shí)擾動(dòng)等優(yōu)點(diǎn)，在安防系統(tǒng)中有很好的發(fā)展前景[1]。目前針對(duì)Φ-OTDR傳感方案的信號(hào)檢測(cè)和處理算法主要采用累加相減法[2]，擾動(dòng)的判定通過將采集信號(hào)送入上位機(jī)進(jìn)行離線處理。而專門應(yīng)用于該方案的檢測(cè)系統(tǒng)還未見報(bào)道。

    本文針對(duì)Φ-OTDR傳感方案闡述了一種基于FPGA的光纖分布式擾動(dòng)傳感器信號(hào)檢測(cè)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)方法。該系統(tǒng)的主要功能包括信號(hào)的采集與處理、擾動(dòng)信號(hào)的判別、液晶顯示、數(shù)據(jù)存儲(chǔ)以及USB通信功能。
1 信號(hào)檢測(cè)系統(tǒng)結(jié)構(gòu)與硬件設(shè)計(jì)
1.1 系統(tǒng)結(jié)構(gòu)
    基于Φ-OTDR的光纖分布式擾動(dòng)傳感器通過檢測(cè)傳感光纖中光脈沖寬度范圍內(nèi)瑞利后向散射光的干涉信號(hào)光功率對(duì)應(yīng)于時(shí)間軸的變化來探知待測(cè)量的變化[3]，其信號(hào)檢測(cè)系統(tǒng)結(jié)構(gòu)組成如圖1所示。圖中虛線外的部分為傳感器光路部分，其光源為光纖激光器，線寬3.6 kHz，輸出功率為100 mW，頻率漂移約5 MHz/min。
    針對(duì)Φ-OTDR系統(tǒng)工作原理及信號(hào)特征，基于FPGA的光纖分布式擾動(dòng)傳感器信號(hào)檢測(cè)系統(tǒng)可以分為5個(gè)模塊：光電探測(cè)模塊、前放電路及模/數(shù)轉(zhuǎn)換模塊、信號(hào)處理模塊、擾動(dòng)報(bào)警模塊和數(shù)據(jù)存儲(chǔ)模塊。

    系統(tǒng)的工作原理是：瑞利后向散射的干涉光信號(hào)經(jīng)過光電探測(cè)后轉(zhuǎn)換為電信號(hào)，經(jīng)過前置放大后再進(jìn)行模/數(shù)轉(zhuǎn)換，轉(zhuǎn)為數(shù)字信號(hào)，最后送入信號(hào)處理模塊進(jìn)行閾值判斷以實(shí)現(xiàn)擾動(dòng)的判別。若有擾動(dòng)發(fā)生時(shí)，則將數(shù)據(jù)存儲(chǔ)、啟動(dòng)報(bào)警并給出擾動(dòng)位置。
1.2 硬件設(shè)計(jì)
    系統(tǒng)硬件設(shè)計(jì)結(jié)構(gòu)圖如圖2所示。

    目前所采用的數(shù)據(jù)處理算法較復(fù)雜，數(shù)據(jù)緩存量大。Xilinx公司的XC4VSX35芯片具有較強(qiáng)的信號(hào)處理能力，內(nèi)部RAM高達(dá)3 456 KB，分布式RAM高達(dá)240 KB，可以滿足設(shè)計(jì)要求。因此本文選擇XC4VSX35作為中心數(shù)據(jù)處理芯片。
    光電探測(cè)器采用PIN-FET將光信號(hào)轉(zhuǎn)換為電信號(hào)?；?amp;Phi;-OTDR的光纖分布式擾動(dòng)傳感器光信號(hào)工作波長(zhǎng)為1 550 nm，PIN-FET接收組件的材料采用InGaAs，在1 550 nm處的響應(yīng)度為0.97 A/W，跨阻為1 200 kΩ。
    光纖中的瑞利后向散射信號(hào)經(jīng)過光電轉(zhuǎn)換后輸出的電信號(hào)較小，而系統(tǒng)要求的采樣頻率不低于20 MHz，因此A/D轉(zhuǎn)換單元采用AD9235。AD9235是12 bit差分輸入型A/D轉(zhuǎn)換器，采用運(yùn)放AD8138進(jìn)行單端-差分轉(zhuǎn)換。為節(jié)省分壓電阻、降低電路的復(fù)雜性，AD8138的共模參考電壓由AD9235的VREF端提供。AD9235的模式選擇為二進(jìn)制補(bǔ)碼輸出、2 V峰峰值差分輸入，采用3.3 V供電方式。
    數(shù)據(jù)存儲(chǔ)部分采用SAMSUNG公司的K9K4G16U0M，其具有1 GB的存儲(chǔ)容量和40 MHz的理論存儲(chǔ)速度，可滿足系統(tǒng)存儲(chǔ)需求。
    USB通信部分功能是：與其他設(shè)備進(jìn)行數(shù)據(jù)交換或?qū)?shù)據(jù)傳給上位機(jī)，提供高速可靠的數(shù)據(jù)傳輸通道。采用Cypress公司的EZ-USB FX2LP系列芯片CY7C68013A，其通用性強(qiáng)，開發(fā)簡(jiǎn)便，具有最高96 MB/s的瞬時(shí)傳輸速度，滿足系統(tǒng)通信需求。
2 數(shù)據(jù)處理算法軟件實(shí)現(xiàn)
    考慮到散射信號(hào)的隨機(jī)變化和擾動(dòng)的變化規(guī)律，系統(tǒng)采用連續(xù)等距累加相減的方法來提取擾動(dòng)信息。選取若干周期的擾動(dòng)檢測(cè)信號(hào)等距切分為前后兩部分，并將兩部分信號(hào)分別進(jìn)行累加平均以提高信噪比，再將前后兩部分信號(hào)相減，進(jìn)而對(duì)累加相減后的信號(hào)進(jìn)行閾值判斷。若超出閾值則報(bào)警并給出擾動(dòng)位置信息；否則不報(bào)警并繼續(xù)監(jiān)測(cè)檢測(cè)信號(hào)。因此，F(xiàn)PGA內(nèi)部的數(shù)據(jù)處理部分主要包括：信號(hào)的多周期等距累加相減以及擾動(dòng)的閾值判斷。
2.1 信號(hào)的多周期等距累加相減
    FPGA內(nèi)部采用4個(gè)簡(jiǎn)單的雙端口RAM實(shí)現(xiàn)累加算法，其結(jié)構(gòu)如圖3所示。

    實(shí)驗(yàn)用傳感光纖長(zhǎng)度為20 km，調(diào)制頻率為5 kHz，采樣頻率為20 MHz，則每個(gè)周期采樣點(diǎn)數(shù)為4 000個(gè)點(diǎn)。取500個(gè)周期的信號(hào)分為前后各250個(gè)周期的兩部分并分別累加平均。通過計(jì)數(shù)器1控制輸入數(shù)據(jù)按周期分別寫入雙口RAM1和RAM2中，同時(shí)交替讀出RAM2和RAM1中的數(shù)據(jù)傳入加法器(adder)a端。如圖3中虛線所示的過程如下：當(dāng)向RAM1寫入一個(gè)周期數(shù)據(jù)時(shí)，由RAM2讀取數(shù)據(jù)并傳給adder的a端。類似地，通過計(jì)數(shù)器2控制加法器的b端讀入數(shù)據(jù)。兩計(jì)數(shù)器的不同之處在于：計(jì)數(shù)器1最大計(jì)數(shù)值為4 000個(gè)周期點(diǎn)數(shù)；計(jì)數(shù)器2最大計(jì)數(shù)值為500個(gè)周期點(diǎn)數(shù)(200萬個(gè)點(diǎn))。初始時(shí)，adder的b端讀取RAM3中的數(shù)據(jù)，并將計(jì)算后的數(shù)據(jù)存入RAM3中所讀取數(shù)據(jù)的地址位置，實(shí)現(xiàn)數(shù)據(jù)的更新。循環(huán)運(yùn)算即可實(shí)現(xiàn)前250周期的擾動(dòng)信號(hào)累加。計(jì)數(shù)100萬次后，將RAM3替換為RAM4，即可實(shí)現(xiàn)后250周期的信號(hào)累加。將RAM3與RAM4中的數(shù)據(jù)相減存入另一個(gè)存儲(chǔ)器RAM5，則RAM5中的數(shù)據(jù)即為信號(hào)累加相減后的數(shù)據(jù)。
    通過前期估算，累加后的信號(hào)位數(shù)不會(huì)超過18 bit。因此，將RAM1和RAM2的讀取數(shù)據(jù)位擴(kuò)展至18 bit，將RAM3和RAM4的寫數(shù)據(jù)寬度定為18 bit。
2.2 閾值判斷與報(bào)警
    將上述等距累加相減后RAM5中的數(shù)據(jù)進(jìn)行閾值判斷(即將RAM5中的數(shù)據(jù)分別與給定閾值進(jìn)行比較)。閾值的選擇主要由光纖傳感長(zhǎng)度以及累加周期數(shù)決定，當(dāng)數(shù)據(jù)大于給定閾值時(shí)，啟動(dòng)報(bào)警并在LCD上顯示；若小于則不報(bào)警。通過測(cè)得擾動(dòng)位置到脈沖發(fā)生起始位置的時(shí)間差即可定位。
    為實(shí)現(xiàn)傳感范圍內(nèi)不同位置的多點(diǎn)定位，可根據(jù)定位精度要求將RAM5中的數(shù)據(jù)分為等長(zhǎng)度的若干組，每組設(shè)置一個(gè)輸出信號(hào)。若出現(xiàn)擾動(dòng)，則將該輸出信號(hào)置1，否則置0。根據(jù)各組輸出的狀態(tài)顯示擾動(dòng)區(qū)域。閾值判斷結(jié)構(gòu)如圖4所示。

3 系統(tǒng)功能驗(yàn)證實(shí)驗(yàn)
    在ISE平臺(tái)下，用Verilog HDL語言實(shí)現(xiàn)軟件的編程。針對(duì)FPGA內(nèi)部數(shù)據(jù)處理過程，系統(tǒng)功能驗(yàn)證實(shí)驗(yàn)主要包括多周期等距累加相減和閾值判斷兩個(gè)部分。
3.1 多周期等距累加相減部分功能驗(yàn)證實(shí)驗(yàn)
    采用本文2.1節(jié)中提到的實(shí)驗(yàn)參數(shù)，在傳感光纖2 km處添加擾動(dòng)。對(duì)系統(tǒng)信號(hào)進(jìn)行采樣，通過在線邏輯分析儀(Chipscope Pro)分別觀察芯片內(nèi)數(shù)據(jù)多周期等距累加后的結(jié)果以及前后兩部分相減的結(jié)果。
    圖5(a)為前250個(gè)周期信號(hào)的累加結(jié)果；圖5(b)為前后兩部分相減后得到的結(jié)果。圖中橫坐標(biāo)表示每周期內(nèi)采樣點(diǎn)數(shù)，縱坐標(biāo)表示光功率。圖5(a)中光功率出現(xiàn)負(fù)值是由光電探測(cè)器本身的偏置造成的。為便于分析，圖中的縱坐標(biāo)刻度為10 nW/div。由圖5可以明顯看出擾動(dòng)。

3.2 閾值判斷部分功能驗(yàn)證實(shí)驗(yàn)

    由于脈沖發(fā)生時(shí)刻與采樣起始時(shí)刻的非同步性導(dǎo)致圖5中脈沖起始位置與每周期采樣起始位置有一定的偏差，因此，需要先通過累加后的數(shù)據(jù)確定脈沖起始位置，然后再進(jìn)行擾動(dòng)信號(hào)的閾值判斷與定位。在確定了脈沖起始位置以后，將累加相減后的數(shù)據(jù)從脈沖起始位置起等分為8個(gè)部分(即將傳感光纖覆蓋的整個(gè)檢測(cè)區(qū)域分為8個(gè)部分)。根據(jù)圖4，輸出分別為a、b、c、d、e、f、g、h，并接至LCD。由圖5(a)中的脈沖起始位置以及圖5(b)中的擾動(dòng)信號(hào)位置可以判斷，擾動(dòng)發(fā)生位置處于a區(qū)域。通過在線Chipscope Pro采集8個(gè)輸出信號(hào)(如圖6所示)。
    將閾值設(shè)定為0.5 ?滋W。由圖6可以看出，a路信號(hào)輸出置1，啟動(dòng)報(bào)警，同時(shí)不影響其他路的輸出。
    以上實(shí)驗(yàn)證明，該檢測(cè)系統(tǒng)內(nèi)部信號(hào)處理部分可以實(shí)現(xiàn)等距累加相減以及閾值判斷功能。
    本文闡述了一種基于FPGA的光纖分布式擾動(dòng)傳感器信號(hào)檢測(cè)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。采用多周期等距累加相減的檢測(cè)算法，并通過閾值判斷實(shí)現(xiàn)擾動(dòng)信號(hào)的檢測(cè)與多位置同時(shí)擾動(dòng)定位。系統(tǒng)功能驗(yàn)證實(shí)驗(yàn)表明，該系統(tǒng)可以實(shí)現(xiàn)擾動(dòng)信號(hào)檢測(cè)和判別的功能。
參考文獻(xiàn)
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