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一种数字集群系统中GMSK信号的相偏跟踪算法[通信与网络][通信网络]

针对国内某集群系统采用准相干解调时遇到的频率同步问题，进行研究讨论并提出解决方案。由于准相干解调对系统收发的频率同步精度要求非常高，采用常规的频偏估计补偿思路难以满足要求，从而使得准相干解调的性能优势无法体现。针对此问题，提出了一种分段相位跟踪算法：通过对频偏补偿后残留频偏引起的大相位误差进行分段相位跟踪并补偿的方式，来降低残留频偏对系统解调性能的影响，所得解调性能与理想频率同步下的性能基本一致。所提算法尤其适用于频偏估计误差较大的系统。

發(fā)表于：2024/9/4 下午3:09:37

无线供电MEC中基于S-PSO的任务卸载策略研究[通信与网络][物联网]

随着5G技术和物联网的快速发展，大量的物联网设备接入到无线通信网络中，由于物联网设备计算和能量资源有限，将移动边缘计算（MEC）和无线供电技术（WPT）集成，可以给移动设备（MD）提供能量和计算任务处理服务。首先构建了多用户设备多服务器的任务卸载模型，然后在粒子群优化算法的基础上，加入Levy飞行策略和改进的权重更新方法，提出了S-PSO算法来优化系统的时延与能耗，最后仿真结果表明，S-PSO算法与其他基准方案相比较，有效降低了系统的时延与能耗，提高了计算网络的性能。

發(fā)表于：2024/9/4 下午2:57:57

面向台区智能终端的高强度商用密码安全管理方法研究[测试测量][智能电网]

低压配电台区智能融合终端安全业务的处理集中在安全芯片中，包括密钥的存储与使用、与云侧端侧的身份认证、数据的加解密等。针对智能融合终端安全业务集中转发方案硬件成本过高、密钥管理复杂的问题，通过协议结构化设计和状态机轮询，提出了数据中断方式缓存与业务排队分发处理的方法，实现在一颗安全模块上多种安全业务的融合，融合方案充分利用了安全模块的空闲时间片，统一了不同业务的密钥管理，并通过功能和压力测试验证该方法的可行性和可靠性。达到了降本增效的目的，证明了配电台区智能融合终端安全业务融合技术上可行，经济上节约，业务上必要。

發(fā)表于：2024/9/4 下午2:36:15

双模态稳态诱发脑电刺激系统设计[测试测量][医疗电子]

稳态诱发脑电具有频率标签特性，在大脑的感知和认知研究中具有广泛应用。利用双模态刺激可以探索两类感知功能之间的相互影响。为此，设计一个集成视觉和听觉模态的周期性感觉刺激系统。系统以STM32F103RC为核心，控制AD9959输出两路正弦信号，输出信号经过七阶低通滤波电路和十倍放大电路处理，再控制LED灯和蜂鸣器产生视觉和听觉刺激。系统输出的正弦信号参数的平均误差分别为0.03%（频率）、1.10%（幅度）、0%（相位）。进一步，开展脑电采集实验。实验结果表明系统输出的视觉和听觉刺激能产生稳态诱发脑电。该系统在视听感知功能研究方面具有应用价值。

發(fā)表于：2024/9/4 下午2:25:30

Optimality在多个场景的时域仿真中高效性的深度研究[模拟设计][工业自动化]

随着产品的速率及复杂性越来越高，针对仿真而言，除了要求仿真本身具有非常高的精度外，还对仿真的效率提出了很高的要求。具体到不同的信号模块，如DDR系统或者高速串行信号上，基于速率越来越高，越来越希望仿真给能出“最优解”的配置，例如DDR5颗粒的ODT的最优配置，高速信号芯片的加重均衡的最优配置等参数。那么如何在成百上千种组合的参数中选择相对最优的参数呢？传统的软件只能通过大量的扫描来进行筛选，在仿真时间和工程师的精力两方面都有比较大的耗费。使用Optimality软件，通过分享一些具体的仿真案例，展现软件的智能性，帮助使用者更快速挑选出最优的参数，使DDR及高速串行的仿真工作变得更加轻松，充分体现出Optimality软件的高效性。

發(fā)表于：2024/9/4 下午2:14:34

基于AI加速的可复用FPV平台库[人工智能][汽车电子]

形式验证FPV可将DUT抽象为状态空间进行遍历，针对动态仿真难以随机到的边界场景、异常场景和复杂组合场景可提高收敛速度，增强验证质量。但高质量Property开发对验证人员能力有较高的要求。面对该挑战，基于Cadence公司Jaspergold ABVIP提出了一种可复用FPV平台库解决方案，可在不同模块之间重用，降低FPV验证平台搭建时间，提升Property质量，同时借助其AI工具Proof Master生成加速Proven效率的database。FPV平台库+AI Database已在中兴微电子某车规项目落地并复用，发现动态仿真遗漏的4个故障。Proof Master可应用于项目全周期内，回归效率平均提升80.17%，FPV平台库+AI database可提升FPV 初次Proven效率44.96%。与此同时对生成式大模型提升Property编写效率做了一定探讨。

發(fā)表于：2024/9/4 下午2:03:07

使用Cadence AI技术加速验证效率提升[EDA与制造][消费电子]

随着硬件设计规模和复杂程度的不断增加，验证收敛的挑战难度不断增大，单纯依靠增加 CPU 核数量并行测试的方法治标不治本。如何在投片前做到验证关键指标收敛，是验证工程师面对的难题。为解决这一难题，提出了采用人工智能驱动的验证EDA工具和生成式大模型两种提效方案，其中EDA工具有Cadence利用人工智能驱动的Verisium apps和采用机器学习技术Xcelium ML，前者用来提升验证故障定位效率，包括Verisium AutoTriage、Verisium SemanticDiff、Verisium WaveMiner等，后者可用来提升验证覆盖率收敛效率。生成式大模型可辅助智能debug和自动生成验证用例，主要介绍各实现方案，并给出了项目实验提升结果。

發(fā)表于：2024/9/4 下午1:52:25

Virtuoso iQuantus Insight及Quantus Insight流程在FINFET先进工艺项目中加速后仿迭代的应用[模拟设计][工业自动化]

發(fā)表于：2024/9/4 下午1:41:00

基于Cerebrus的Genus+Innovus流程的功耗面积优化[模拟设计][消费电子]

对于性能功耗面积（PPA）的追求已成为IC芯片设计的共识，尤其是发展到先进工艺节点，PPA已成为IC设计综合性能的重要指标，尤其是对于大型SoC芯片中clone很多次的模块，对于PPA的追求变得更加极致。介绍了基于Cadence公司的Genus工具和Cerebrus 工具，通过综合阶段与后端PR各个阶段的优化，共同提升PPA的优化方案。最终结果显示，在时序及DRC基本收敛的情况下，使用Cerebrus工具相比Innovus可以使功耗降低3.5%，面积降低3.1%，使用Genus+Innovus流程可以使功耗降低6.4%，面积降低8.5%，极大地降低了芯片的面积及功耗。

發(fā)表于：2024/9/4 下午1:31:51

Conformal ECO寄存器新增的扫描链自动化接入方案[模拟设计][工业自动化]

随着芯片规模的增加，ECO的需求和大小也随之增加，其中当新增寄存器数量达到百位量级时，人工接入扫描链难度也将急剧上升。基于Cadence的Conformal和Innovus等工具，在综合考量逻辑正确性和中后端物理实现可行性的基础上，采用归一思路下的“S”型连线和room值下的再分组等方法，实现了上述问题的自动化和高效化解决，在逻辑上确保了时钟域一致性等问题，物理上同时兼顾了布局布线优化和最大扫描链长度。并且其自动化的高效性，在项目实践中能够快速完成上百数量寄存器的扫描链接入。

發(fā)表于：2024/9/4 下午1:21:13