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設(shè)計(jì)應(yīng)用

Nucleus PLUS自旋锁测试方法研究

Nucleus PLUS自旋锁测试方法研究[嵌入式技术][其他]

Nucleus PLUS是新一代的嵌入式实时多任务操作系统内核。在多核操作系统环境下，同一时刻多任务同时访问内核，自旋锁可以很好地处理不同处理器之间存在的同步与互斥问题，但自旋锁如果使用不当，极易产生死锁，造成应用层功能无法实现，所以很有必要对自旋锁展开重点测试。通过对自旋锁机制的研究，提供了一种针对自旋锁的测试方法，避免自旋锁在使用中产生死锁。

發(fā)表于：2018/1/15 下午2:33:00

带通采样星载AIS非相干接收机的FPGA实现

带通采样星载AIS非相干接收机的FPGA实现[嵌入式技术][其他]

针对星载船舶自动识别系统(AIS)接收机接收信号带宽窄、多普勒频偏大，以及系统复杂度要求低的特点，在FPGA上设计了一种带通采样的AIS非相干接收机，采用两级数字下变频结构来降低FPGA处理压力，并减少逻辑资源消耗；采用数字鉴频和低通滤波的方法实现AIS信号的非相干解调。在AD9246+Xilinx xc4vlx80 FPGA的核心板上进行了AIS信号的解调测试，验证设计的正确性。该设计方案占用资源少，有利于AIS设备的小型化，并降低了硬件成本。

發(fā)表于：2018/1/15 下午2:20:00

可编程可伸缩的双域模乘加器研究与设计

可编程可伸缩的双域模乘加器研究与设计[模拟设计][其他]

模乘和模加减作为椭圆曲线公钥体制的核心运算，在ECC算法实现过程中使用频率极高。如何高效率、低成本地实现模乘模加减是当前的一个研究热点。针对FIOS类型Montgomery模乘算法和模加减算法展开研究，结合可重构设计技术，并对算法进行流水线切割，设计实现了一种能够同时支持GF(p)和GF(2n)两种有限域运算、长度可伸缩的模乘加器。最后对设计的模乘加器用Verilog HDL进行描述，采用综合工具在CMOS 0.18 μm typical 工艺库下综合。实验结果表明，该模乘加器的最大时钟频率为230 MHz，不仅在运算速度和电路面积上具有一定优势，而且可以灵活地实现运算长度伸缩。

發(fā)表于：2018/1/12 上午11:21:00

众核片上资源动态划分与管理研究

众核片上资源动态划分与管理研究[嵌入式技术][其他]

为了提高芯片的可扩展性多采用基于NoC的分簇管理方案，现有的基于应用的动态实时分簇管理方案已有较深入的研究，然而关于固定分簇方案的研究较为缺乏，包括在该方案下的核级容错策略。在此背景下设计了一种基于固定分簇方案的核级容错策略，提出了片上区域重划分算法，并完成了芯片的MATLAB建模及实现。进行了故障注入实验，将区域重划分算法与随机分簇算法就分簇后的片上平均曼哈顿距离进行比较，得到了比较好的结果，加入侧边冗余核之后，将区域重划分算法与工程常用的行列替换策略进行比较，结果也表明该算法优于行列替换策略。

發(fā)表于：2018/1/12 上午11:05:00

基于全同态MAC的消息认证算法设计

基于全同态MAC的消息认证算法设计[模拟设计][其他]

针对通信信道中数据传输的安全性和认证问题，通过对全同态加密和消息认证码(Message Authentication Code，MAC)算法的研究，提出一种基于全同态MAC的消息认证算法设计方案。该方案首先在接收端对消息进行全同态加密，结合MD5算法对加密后的数据进行扰乱处理，将处理后的数据在信道中传输。然后，在接收端检测消息在传输信道中是否被篡改，再对数据执行全同态解密，进而确保消息传输的可靠性。最后，在SMIC 65 nm工艺下完成硬件设计，DC综合后电路面积为21 911 μm2，在1.2 V电压下最高工作频率可达到204 MHz，功耗为5.73 mW。

發(fā)表于：2018/1/11 上午11:23:00

一种低温漂高电源抑制比带隙基准源的设计

一种低温漂高电源抑制比带隙基准源的设计[模拟设计][其他]

在传统的电流模电压基准结构下，基于一阶补偿后的电压基准输出特性，设计了一个简单的高、低温补偿电路，在宽的温度范围内(-50~150 ℃)，显著提高了电压基准的精度。同时，对电路进行简单的改进，输出电压获得了高的电源抑制比。对设计的电路采用TSMC 65 nm CMOS工艺模型进行仿真，在1.5 V的电源电压下，PSRR为-83.6 dB，温度系数为2.27 ppm/℃。

發(fā)表于：2018/1/11 上午3:11:00

埋入式基板中传输线间串扰问题研究

埋入式基板中传输线间串扰问题研究[模拟设计][其他]

选取埋入式基板中的传输线宽度、传输线厚度、传输线耦合长度、耦合间距和基板介电常数5个参数作为关键因素，建立了五因素四水平16种参数水平的正交实验表，进行了极差分析。结果表明：传输线间耦合间距对串扰影响最大，其次是传输线耦合长度，而基板介电常数、传输线宽度和传输线厚度对串扰影响较小；最优参数组合是W4T4S4L1D1，即传输线宽度15 mil，传输线厚度70 μm，传输线间耦合间距2 mm，耦合长度5 mm，介电常数4.3。

發(fā)表于：2018/1/10 上午11:15:00

基于FPGA的PCIe总线接口的DMA控制器的设计

基于FPGA的PCIe总线接口的DMA控制器的设计[可编程逻辑][其他]

采用Altera公司FPGA提供的PCIe PHY IP和Synopsys公司提供的PCIe Core IP提出了一种PCIe总线接口的DMA控制器的实现方法，并搭建了4通道的PCIe传输系统。利用Synopsys VIP验证环境对系统进行了仿真验证，利用Altera Stratix V EX系列FPGA搭建平台进行了实际传输验证，验证了数据读写的正确性，在进行DMA读写事务操作时总线带宽峰值分别达到了1 547 MB/s和1 607 MB/s，能满足大部分实际应用中对数据传输的速率要求。

發(fā)表于：2018/1/10 上午11:04:00

一种在GSM下行全频带内用于可穿戴设备的高效射频能量收集技术

一种在GSM下行全频带内用于可穿戴设备的高效射频能量收集技术[电源技术][其他]

针对市场上可穿戴、低功耗设备的兴起，探讨利用环境中RF能量实现供电的可能性。针对GSM下行935~960 MHz下行频段，使用分立元件在RO4003C PCB板材上进行了测试验证。匹配电路中的电感采用自制绕线电感，在接收功率为-10 dBm时，转换效率达到34.7%。

發(fā)表于：2018/1/9 上午11:35:00

信息中心网中移动性缓存策略研究

信息中心网中移动性缓存策略研究[通信与网络][数据中心]

信息中心网络已经成为下一代网络体系结构研究的热点，ICN架构的典型特征就是利用内置缓存来提高内容的传播效率。随着移动用户数量的不断增加，未来移动用户也将访问ICN网络，因此开展ICN网络移动场景下的缓存研究是十分有意义的。在介绍了ICN网络后，接着从多方面着重介绍支持移动性缓存的方案，随后对ICN网络中传统缓存方案与移动性缓存方案进行比较和归纳，最后对移动性缓存方案的发展与挑战进行展望，为移动性缓存后续研究提供有益参考。

發(fā)表于：2018/1/9 上午11:14:00

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