《電子技術(shù)應(yīng)用》
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帶通采樣星載AIS非相干接收機(jī)的FPGA實現(xiàn)
2018年電子技術(shù)應(yīng)用第1期
唐 然1，2，吳 虹1，2，程樹軍3，趙迎新1，2
1.南開大學(xué) 電子信息與光學(xué)工程學(xué)院，天津300350； 2.天津市光電傳感器與傳感網(wǎng)絡(luò)技術(shù)重點(diǎn)實驗室，天津300350；3.天津七一二通信廣播股份有限公司，天津300462
摘要： 針對星載船舶自動識別系統(tǒng)(AIS)接收機(jī)接收信號帶寬窄、多普勒頻偏大，以及系統(tǒng)復(fù)雜度要求低的特點(diǎn)，在FPGA上設(shè)計了一種帶通采樣的AIS非相干接收機(jī)，采用兩級數(shù)字下變頻結(jié)構(gòu)來降低FPGA處理壓力，并減少邏輯資源消耗；采用數(shù)字鑒頻和低通濾波的方法實現(xiàn)AIS信號的非相干解調(diào)。在AD9246+Xilinx xc4vlx80 FPGA的核心板上進(jìn)行了AIS信號的解調(diào)測試，驗證設(shè)計的正確性。該設(shè)計方案占用資源少，有利于AIS設(shè)備的小型化，并降低了硬件成本。
中圖分類號： TN92
文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.172175
中文引用格式： 唐然，吳虹，程樹軍，等. 帶通采樣星載AIS非相干接收機(jī)的FPGA實現(xiàn)[J].電子技術(shù)應(yīng)用，2018，44(1)：33-36.
英文引用格式： Tang Ran，Wu Hong，Cheng Shujun，et al. FPGA implementation of satellite based AIS non-coherent receiver with bandpass sampling[J]. Application of Electronic Technique，2018，44(1)：33-36.

FPGA implementation of satellite based AIS non-coherent receiver with bandpass sampling
Tang Ran1，2，Wu Hong1，2，Cheng Shujun3，Zhao Yingxin1，2
1.College of Electronic Information and Optical Engineering，Nankai University，Tianjin 300350，China； 2.Tianjin Key Laboratory of Optoelectronic Sensor and Sensing Network Technology，Tianjin 300350，China； 3.Tianjin 712 Communication & Broadcasting Corp.，Tianjin 300462，China
Abstract： The satellite based automatic identification system(AIS) receiver is known to have a narrow signal bandwidth, high Doppler frequency drift and a requirement for low complexity. This paper designs a bandpass sampling AIS noncoherent receiver on FPGA. A two-stage digital down conversion structure is adopted to reduce the FPGA processing pressure and the logic resource consumption. The digital frequency discriminator cascaded by a low pass filter is implemented to achieve non-coherent demodulation of AIS signal. In the AD9246 plus Xilinx xc4vlx80FPGA core board, the AIS signal demodulation is tested to verify our design. The proposed design consumes less resource, and is conducive to the miniaturization of AIS equipment as well as hardware costs reduction.
Key words : bandpass sampling；GMSK；non-coherent demodulation；digital frequency discriminator；FPGA

0 引言

    AIS系統(tǒng)是一種船舶交通信息交換系統(tǒng)，船載AIS設(shè)備不斷發(fā)送自身信息，如航向、噸位等，用以領(lǐng)航調(diào)度、避免碰撞。隨著海運(yùn)貿(mào)易的高速增長，迫切需要建立對大片海域船舶動態(tài)的實時監(jiān)控系統(tǒng)，衛(wèi)星平臺因覆蓋范圍廣而受到重視。加拿大等國家相繼發(fā)射載有AIS信號接收設(shè)備的衛(wèi)星[1]。AIS系統(tǒng)采用高斯濾波最小頻移鍵控(Gaussian Filtered Minimum Shift Keying，GMSK)調(diào)制，可以通過相干方式或非相干方式解調(diào)。相干解調(diào)具有較好的抗噪聲性能[2]，但是需要準(zhǔn)確恢復(fù)載波頻率，而載有AIS設(shè)備的近地衛(wèi)星軌道高度一般在500 km左右，多普勒頻移可達(dá)±4 kHz，因此精確的載波恢復(fù)比較困難；非相干解調(diào)主要采用鑒頻器，從接收GMSK信號中提取頻率的變化信息，因此對頻偏不敏感且結(jié)構(gòu)簡單，在很多GMSK移動通信系統(tǒng)中得到了應(yīng)用[3-4]，如GSM。目前，AIS接收機(jī)射頻端多采用一級或二級下變頻方案[5-6]，這種方案使射頻前端硬件比較復(fù)雜，硬件成本高。鑒于AIS信號是窄帶信號，因此本文設(shè)計中對接收到的射頻信號直接帶通采樣，以簡化接收機(jī)硬件結(jié)構(gòu)。

    本文主要工作如下：在Xilinx xc4vlx80 FPGA上設(shè)計了基于帶通采樣的AIS非相干解調(diào)軟件接收機(jī)，設(shè)計文件通過綜合映射后下載到FPGA中，以實際AIS信號源作為測試信號，通過嵌入式邏輯分析工具Chipscope在PC上觀察FPGA內(nèi)部信號來驗證設(shè)計，并給出了硬件資源消耗。

1 GMSK信號調(diào)制和非相干解調(diào)原理

    AIS信號是GMSK調(diào)制信號，其調(diào)制和非相干解調(diào)過程如圖1所示。

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    發(fā)射端比特脈沖為：

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    比特流d(t)通過帶寬時間積(Bandwidth-Time product，BT)為BbTb的高斯濾波器進(jìn)行脈沖成型。Bb為高斯濾波器的3 dB帶寬，Tb為比特速率。高斯成型濾波器的沖激響應(yīng)為：

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式中*表示卷積運(yùn)算。最后通過電壓/頻率(V/F)轉(zhuǎn)換，形成調(diào)頻信號并調(diào)制到規(guī)定頻段發(fā)射出去。

    對于非相干解調(diào)的接收機(jī)，首先將接收信號進(jìn)行正交下變頻，濾除高頻分量和帶外噪聲后得到基帶正交信號I(t)、Q(t)，再通過下式進(jìn)行頻率/電壓(F/V)轉(zhuǎn)換：

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2 AIS接收機(jī)的FPGA設(shè)計

    帶通采樣AIS非相干接收機(jī)系統(tǒng)結(jié)構(gòu)如圖2所示。

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2.1 帶通采樣率

    AIS信號有A、B兩個發(fā)射頻點(diǎn)，分別為161.975 MHz和162.025 MHz，數(shù)據(jù)速率Rb為9.6 kb/s，帶寬不超過25 kHz，接收機(jī)射頻前端的帶通濾波器(Band Pass Filter，BPF)中心頻率為162 MHz，帶寬為250 kHz，因此可對BPF輸出射頻信號直接采樣。理論上ADC的帶通采樣頻率fS1只要滿足下式即可：

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式中，B為BPF的帶寬，fH為采樣信號的最高頻率成分，[]表示取不超過該數(shù)的最大整數(shù)。采樣頻率越小，對FPGA的處理速度要求就越低。但實際系統(tǒng)中由于BPF過渡帶的緩變特性，一些邊帶噪聲不能被完全抑制，當(dāng)采樣頻率過小時，采樣得到的信號頻譜周期重疊次數(shù)過多，導(dǎo)致更多的噪聲疊加到有用信號上。因此，本系統(tǒng)采用的采樣時鐘頻率為fS1=24 MHz。帶通采樣后AIS信號中心頻率fC1可通過下式計算：

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2.2 兩級數(shù)字下變頻結(jié)構(gòu)

    系統(tǒng)中FPGA和ADC共用時鐘源，F(xiàn)PGA系統(tǒng)主頻為fSYS=24 MHz。天線接收的AIS信號經(jīng)過低噪放和帶通濾波，再經(jīng)過14 bit ADC采樣后，輸入FPGA。輸入FPGA的AIS信號中心頻率fC1=6 MHz、采樣率fS1=24 MHz、帶寬為250 kHz。由于信號帶寬遠(yuǎn)小于采樣頻率，可以進(jìn)行下變頻和降采樣處理，以減輕后級處理壓力。首先將采樣信號與FPGA內(nèi)數(shù)控振蕩(NCO)IP核產(chǎn)生的位寬為10 bit、頻率fO1=6 MHz的正弦信號進(jìn)行混頻，再通過數(shù)據(jù)位寬為16 bit、截止頻率為100 kHz的51階低通濾波器，濾除高頻成分；再對低通信號進(jìn)行48倍降采樣，得到的數(shù)據(jù)速率為500 kHz、中心頻率為±25 kHz(A、B兩個發(fā)射頻點(diǎn))的AIS信號；再將該信號與NCO產(chǎn)生的位寬為10 bit、頻率fO2=25 kHz的正弦信號進(jìn)行混頻，再通過數(shù)據(jù)位寬為16 bit、截止頻率為25 kHz的51階低通濾波器來濾除高頻分量，得到包含多普勒頻偏(小于4 kHz)的基帶正交信號。

    采用這種兩級下變頻的好處，除了可以降低采樣速率，減輕FPGA處理壓力外，還可以減少邏輯資源消耗。如果對采樣率為fS1=24 MHz的信號直接進(jìn)行正交數(shù)字下變頻，由于混頻后的FIR低通濾波器驅(qū)動時鐘頻率(即系統(tǒng)主頻fSYS=24 MHz)和輸入濾波器的混頻信號數(shù)據(jù)速率(即采樣率為fS1=24 MHz)相同，那么FIR濾波器IP核經(jīng)過綜合后，需要26個乘法器。而正交下變頻需要兩個低通濾波器，因此共需要26×2=52個乘法器；采用兩級下變頻方案時，一級混頻后的濾波器同樣需要26個乘法器，降采樣后，輸入濾波器的混頻信號數(shù)據(jù)速率降為fS2=500 kHz，而驅(qū)動時鐘不變，仍為fSYS=24 MHz，因此在輸入一個數(shù)據(jù)的周期內(nèi)，最多可以復(fù)用該乘法器fSYS/fS2=48次，大于51階FIR濾波器所需要的26個乘法器，所以正交下變頻后的濾波器經(jīng)綜合，僅需1個乘法器即可，如圖3所示。兩級下變頻中需要3個低通濾波器(如圖2所示)，然而需要的乘法器個數(shù)僅為26+1×2=28個。

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2.3 數(shù)字鑒頻以及后檢測濾波

    對正交下變頻得到的基帶正交信號進(jìn)行式(6)所示的數(shù)字鑒頻操作，提取頻率信號。數(shù)字鑒頻器的硬件主要由延時模塊、乘法器、除法器、加法器和減法器構(gòu)成。由于理論上數(shù)字鑒頻是非線性操作，對噪聲十分敏感，輸出中會包含高頻的噪聲分量，因此有必要對鑒頻器輸出進(jìn)行后檢測低通濾波。圖4是在MATLAB中，仿真采用不同截止頻率的低通濾波器時AIS解調(diào)的誤碼率曲線，橫坐標(biāo)為信號功率和噪聲功率比值。由圖中可以看出，低通濾波器的截止頻率Bo為0.4Rb(Rb為AIS比特速率)時，誤碼性能最好。因此，F(xiàn)PGA中后檢測濾波的帶寬設(shè)為0.4Rb=0.4×9.6 kb/s=3.84 kHz。

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3 AIS信號解調(diào)實際測試

    在Xilinx開發(fā)環(huán)境ISE13.2中設(shè)計AIS接收機(jī)各模塊，將設(shè)計好的模塊進(jìn)行綜合、映射、布局布線，生成下載文件。并調(diào)用Chipscope嵌入式邏輯分析儀IP核，通過JTAG仿真器來連接FPGA和PC，以便實時觀察FPGA內(nèi)部信號。利用實際AIS信號源作為測試信號，用同軸線將AIS信號源輸出連接到模數(shù)轉(zhuǎn)換器AD9246輸入，帶通采樣信號讀入FPGA進(jìn)行解調(diào)。觀察到各級信號如圖5所示。在圖5(d)中可以看到A、B兩個不同頻點(diǎn)AIS信號的24比特位同步序列00110011…0011以及幀起始標(biāo)志01111110。設(shè)計所占用的Slice數(shù)為231，僅占總資源數(shù)的1%。

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4 結(jié)束語

    本文根據(jù)GMSK信號的非相干解調(diào)原理，在Xilinx FPGA上設(shè)計了帶通采樣的AIS非相干接收機(jī)，利用AIS窄帶信號的特點(diǎn)，采用兩級下變頻方案，將數(shù)據(jù)速率降至合理范圍，減輕FPGA處理壓力，同時也大大減少了低通濾波器對硬件邏輯資源的消耗；在MATLAB中進(jìn)行了AIS解調(diào)的理論仿真，設(shè)置了一個最優(yōu)的數(shù)字鑒頻后檢測濾波器截止頻率，以抑制實際環(huán)境中的噪聲干擾；最后在硬件系統(tǒng)上對設(shè)計的接收機(jī)進(jìn)行了測試，并觀察到解調(diào)出的A、B兩個頻點(diǎn)的基帶信號。該設(shè)計消耗的邏輯資源不到器件總資源數(shù)的1%，可以為AIS接收機(jī)小型化、批量化生產(chǎn)提供參考。

參考文獻(xiàn)

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