光電掃描測量網(wǎng)絡(luò)信號采集模塊設(shè)計[嵌入式技術(shù)][其他]

針對工作空間測量定位系統(tǒng)（wMPS）等基于光電掃描的測量網(wǎng)絡(luò)對光平面信息檢測的要求，提出了一種基于可編程器件的光平面信息檢測與區(qū)分的系統(tǒng)。該設(shè)計使用Xilinx公司的Zynq芯片，在FPGA中設(shè)計邏輯電路實現(xiàn)對光平面的電脈沖信息捕獲與鎖存，并設(shè)計符合AXI總線通信協(xié)議的IP核增加通信速度。通過仿真表明，該設(shè)計具有時間開銷小、實時性強等優(yōu)點，提高了系統(tǒng)效率，同時可應(yīng)用于其他光學定位設(shè)備中，提高定位精度。

發(fā)表于：1/16/2018 11:42:00 AM

基于FreeRTOS和MQTT的海洋監(jiān)測網(wǎng)絡(luò)框架[嵌入式技術(shù)][其他]

設(shè)計基于實時操作系統(tǒng)的海洋監(jiān)測網(wǎng)絡(luò)框架，用于實時監(jiān)測海洋信息，保護海洋環(huán)境。采用STM32單片機應(yīng)用實時操作系統(tǒng)FreeRTOS實現(xiàn)，通過各種傳感器在海下采集數(shù)據(jù)，并使用MQTT協(xié)議（消息隊列遙測傳輸）進行數(shù)據(jù)傳輸，實時監(jiān)測海洋環(huán)境。通過在FreeRTOS操作系統(tǒng)上進行任務(wù)設(shè)計，并對海流計、水深計采集的數(shù)據(jù)進行傳輸，最終實現(xiàn)海洋環(huán)境實時監(jiān)測。

發(fā)表于：1/16/2018 3:33:00 AM

Nucleus PLUS自旋鎖測試方法研究[嵌入式技術(shù)][其他]

Nucleus PLUS是新一代的嵌入式實時多任務(wù)操作系統(tǒng)內(nèi)核。在多核操作系統(tǒng)環(huán)境下，同一時刻多任務(wù)同時訪問內(nèi)核，自旋鎖可以很好地處理不同處理器之間存在的同步與互斥問題，但自旋鎖如果使用不當，極易產(chǎn)生死鎖，造成應(yīng)用層功能無法實現(xiàn)，所以很有必要對自旋鎖展開重點測試。通過對自旋鎖機制的研究，提供了一種針對自旋鎖的測試方法，避免自旋鎖在使用中產(chǎn)生死鎖。

發(fā)表于：1/15/2018 2:33:00 PM

帶通采樣星載AIS非相干接收機的FPGA實現(xiàn)[嵌入式技術(shù)][其他]

針對星載船舶自動識別系統(tǒng)(AIS)接收機接收信號帶寬窄、多普勒頻偏大，以及系統(tǒng)復(fù)雜度要求低的特點，在FPGA上設(shè)計了一種帶通采樣的AIS非相干接收機，采用兩級數(shù)字下變頻結(jié)構(gòu)來降低FPGA處理壓力，并減少邏輯資源消耗；采用數(shù)字鑒頻和低通濾波的方法實現(xiàn)AIS信號的非相干解調(diào)。在AD9246+Xilinx xc4vlx80 FPGA的核心板上進行了AIS信號的解調(diào)測試，驗證設(shè)計的正確性。該設(shè)計方案占用資源少，有利于AIS設(shè)備的小型化，并降低了硬件成本。

發(fā)表于：1/15/2018 2:20:00 PM

可編程可伸縮的雙域模乘加器研究與設(shè)計[模擬設(shè)計][其他]

模乘和模加減作為橢圓曲線公鑰體制的核心運算，在ECC算法實現(xiàn)過程中使用頻率極高。如何高效率、低成本地實現(xiàn)模乘模加減是當前的一個研究熱點。針對FIOS類型Montgomery模乘算法和模加減算法展開研究，結(jié)合可重構(gòu)設(shè)計技術(shù)，并對算法進行流水線切割，設(shè)計實現(xiàn)了一種能夠同時支持GF(p)和GF(2n)兩種有限域運算、長度可伸縮的模乘加器。最后對設(shè)計的模乘加器用Verilog HDL進行描述，采用綜合工具在CMOS 0.18 μm typical 工藝庫下綜合。實驗結(jié)果表明，該模乘加器的最大時鐘頻率為230 MHz，不僅在運算速度和電路面積上具有一定優(yōu)勢，而且可以靈活地實現(xiàn)運算長度伸縮。

發(fā)表于：1/12/2018 11:21:00 AM

眾核片上資源動態(tài)劃分與管理研究[嵌入式技術(shù)][其他]

為了提高芯片的可擴展性多采用基于NoC的分簇管理方案，現(xiàn)有的基于應(yīng)用的動態(tài)實時分簇管理方案已有較深入的研究，然而關(guān)于固定分簇方案的研究較為缺乏，包括在該方案下的核級容錯策略。在此背景下設(shè)計了一種基于固定分簇方案的核級容錯策略，提出了片上區(qū)域重劃分算法，并完成了芯片的MATLAB建模及實現(xiàn)。進行了故障注入實驗，將區(qū)域重劃分算法與隨機分簇算法就分簇后的片上平均曼哈頓距離進行比較，得到了比較好的結(jié)果，加入側(cè)邊冗余核之后，將區(qū)域重劃分算法與工程常用的行列替換策略進行比較，結(jié)果也表明該算法優(yōu)于行列替換策略。

發(fā)表于：1/12/2018 11:05:00 AM

基于全同態(tài)MAC的消息認證算法設(shè)計[模擬設(shè)計][其他]

針對通信信道中數(shù)據(jù)傳輸?shù)陌踩院驼J證問題，通過對全同態(tài)加密和消息認證碼(Message Authentication Code，MAC)算法的研究，提出一種基于全同態(tài)MAC的消息認證算法設(shè)計方案。該方案首先在接收端對消息進行全同態(tài)加密，結(jié)合MD5算法對加密后的數(shù)據(jù)進行擾亂處理，將處理后的數(shù)據(jù)在信道中傳輸。然后，在接收端檢測消息在傳輸信道中是否被篡改，再對數(shù)據(jù)執(zhí)行全同態(tài)解密，進而確保消息傳輸?shù)目煽啃?。最后，在SMIC 65 nm工藝下完成硬件設(shè)計，DC綜合后電路面積為21 911 μm2，在1.2 V電壓下最高工作頻率可達到204 MHz，功耗為5.73 mW。

發(fā)表于：1/11/2018 11:23:00 AM

一種低溫漂高電源抑制比帶隙基準源的設(shè)計[模擬設(shè)計][其他]

在傳統(tǒng)的電流模電壓基準結(jié)構(gòu)下，基于一階補償后的電壓基準輸出特性，設(shè)計了一個簡單的高、低溫補償電路，在寬的溫度范圍內(nèi)(-50~150 ℃)，顯著提高了電壓基準的精度。同時，對電路進行簡單的改進，輸出電壓獲得了高的電源抑制比。對設(shè)計的電路采用TSMC 65 nm CMOS工藝模型進行仿真，在1.5 V的電源電壓下，PSRR為-83.6 dB，溫度系數(shù)為2.27 ppm/℃。

發(fā)表于：1/11/2018 3:11:00 AM

埋入式基板中傳輸線間串擾問題研究[模擬設(shè)計][其他]

選取埋入式基板中的傳輸線寬度、傳輸線厚度、傳輸線耦合長度、耦合間距和基板介電常數(shù)5個參數(shù)作為關(guān)鍵因素，建立了五因素四水平16種參數(shù)水平的正交實驗表，進行了極差分析。結(jié)果表明：傳輸線間耦合間距對串擾影響最大，其次是傳輸線耦合長度，而基板介電常數(shù)、傳輸線寬度和傳輸線厚度對串擾影響較小；最優(yōu)參數(shù)組合是W4T4S4L1D1，即傳輸線寬度15 mil，傳輸線厚度70 μm，傳輸線間耦合間距2 mm，耦合長度5 mm，介電常數(shù)4.3。

發(fā)表于：1/10/2018 11:15:00 AM

基于FPGA的PCIe總線接口的DMA控制器的設(shè)計[可編程邏輯][其他]

采用Altera公司FPGA提供的PCIe PHY IP和Synopsys公司提供的PCIe Core IP提出了一種PCIe總線接口的DMA控制器的實現(xiàn)方法，并搭建了4通道的PCIe傳輸系統(tǒng)。利用Synopsys VIP驗證環(huán)境對系統(tǒng)進行了仿真驗證，利用Altera Stratix V EX系列FPGA搭建平臺進行了實際傳輸驗證，驗證了數(shù)據(jù)讀寫的正確性，在進行DMA讀寫事務(wù)操作時總線帶寬峰值分別達到了1 547 MB/s和1 607 MB/s，能滿足大部分實際應(yīng)用中對數(shù)據(jù)傳輸?shù)乃俾室蟆?/a>