一種極低IO帶寬需求的大維度矩陣鏈式矩陣乘法器設(shè)計[模擬設(shè)計][其他]

大維度矩陣乘法常采用子矩陣分塊法實現(xiàn)，子矩陣的最大規(guī)模決定了整個矩陣乘法執(zhí)行速度。針對經(jīng)典脈動結(jié)構(gòu)直接處理的矩陣規(guī)模受IO帶寬限制嚴重的問題，提出了一種極低IO帶寬需求的大維度矩陣鏈式乘法器結(jié)構(gòu)，并完成了硬件設(shè)計實現(xiàn)與性能驗證工作。主要工作如下：(1)優(yōu)化了矩陣乘法的數(shù)據(jù)組織，實現(xiàn)輸入矩陣規(guī)模與IO帶寬無關(guān)，能夠最大限度地利用器件內(nèi)部邏輯和存儲資源；(2)根據(jù)優(yōu)化后數(shù)據(jù)組織形式設(shè)計了鏈式乘法器硬件，實現(xiàn)源數(shù)據(jù)計算和傳輸重疊操作；(3)增強乘法器對矩陣規(guī)模的適應(yīng)性，所設(shè)計的鏈式乘法器可實時配置為多條獨立鏈，并行多組運算；(4)在Xilinx C7V2000T FPGA芯片上完成不同種規(guī)模的鏈式乘法器硬件實現(xiàn)和性能測試工作，在該芯片上本文提出的鏈式乘法器最多支持800個運算單元，是經(jīng)典脈動結(jié)構(gòu)規(guī)模的8倍；在相同運算器個數(shù)下，本文提出的鏈式乘法器只使用經(jīng)典脈動結(jié)構(gòu)運算1/8的IO帶寬即獲得相等性能。

發(fā)表于：9/10/2019 10:29:00 AM