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開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

基于Virtex5的Gbps無(wú)線通信基站設(shè)計(jì)

LTE、IMT-Advanced等未來(lái)移動(dòng)通信系統(tǒng)要支持大量的寬帶用戶和極高的空中接口速率，使用MIMO、OFDM、LDPC等復(fù)雜的通信信號(hào)處理算法，具有動(dòng)態(tài)可重配置、計(jì)算資源動(dòng)態(tài)調(diào)度能功能，對(duì)基站的計(jì)算處理和互連提出了極高的要求。以單平臺(tái)多系列的Virtex-5系列FPGA為核心設(shè)計(jì)的Gpbs無(wú)線通信基站，采用基于交換的互連和分組的數(shù)據(jù)傳輸機(jī)制，可以驗(yàn)證各種未來(lái)無(wú)線通信所使用的算法與技術(shù)，實(shí)現(xiàn)Gbps的無(wú)線傳輸通信。

發(fā)表于：4/4/2011

基于FPGA的8PSK軟解調(diào)的研究與實(shí)現(xiàn)

由于LLR 算法具有較高的運(yùn)算復(fù)雜度，不易于硬件實(shí)現(xiàn)，而經(jīng)過(guò)簡(jiǎn)化的MAX 算法由于避免了指數(shù)和對(duì)數(shù)運(yùn)算，大大降低運(yùn)算復(fù)雜度，只需進(jìn)行加減法和少數(shù)乘法運(yùn)算，適合于硬件實(shí)現(xiàn)。該設(shè)計(jì)通過(guò)MATLAB 與VHDL 仿真對(duì)照，驗(yàn)證了MAX 軟解調(diào)算法硬件設(shè)計(jì)的準(zhǔn)確性，同時(shí)將該模塊與LDPC 譯碼模塊級(jí)聯(lián)，在具體的FPGA 芯片上運(yùn)行，利用片上分析儀Chipscope 進(jìn)一步驗(yàn)證設(shè)計(jì)的可行性。

發(fā)表于：4/4/2011

基于FPGA的VGA顯示控制器的設(shè)計(jì)

該顯示控制器是基于Xilinx公司的Spartan-IIE系列FPGA XC2S300E-6-PQ208C設(shè)計(jì)實(shí)現(xiàn)的。此FPGA邏輯資源豐富，其內(nèi)有30萬(wàn)個(gè)系統(tǒng)門，6912個(gè)邏輯單元(LC)，1536個(gè)可配置邏輯快(CLB)，64Kbit的塊RAM，146個(gè)可用的I/O口，4個(gè)數(shù)字延遲鎖相環(huán)(DLL)。塊RAM可實(shí)現(xiàn)大量數(shù)據(jù)的內(nèi)部存儲(chǔ)，延遲鎖相環(huán)可對(duì)時(shí)鐘進(jìn)行管理，可自動(dòng)調(diào)整并消除輸入時(shí)鐘與FPGA內(nèi)部時(shí)鐘之間的相位偏移，同時(shí)還可實(shí)現(xiàn)對(duì)時(shí)鐘的分頻、倍頻和移相。用于幀緩存的兩個(gè)SDRAM 的型號(hào)為HY57V281620HCST，此SDRAM 為Hynix公司生產(chǎn)的高速存儲(chǔ)器，其內(nèi)有四個(gè)Bank，每個(gè)Bank的存儲(chǔ)空間為2M×16bit，可應(yīng)用于需存儲(chǔ)大量數(shù)據(jù)的場(chǎng)合。

發(fā)表于：4/4/2011

安森美半導(dǎo)體180 nm工藝技術(shù)嵌入Sidense的1T-OTP存儲(chǔ)器

領(lǐng)先的邏輯非易失性存儲(chǔ)器(LNVM)一次性可編程(OTP)存儲(chǔ)器知識(shí)產(chǎn)權(quán)(IP)內(nèi)核開(kāi)發(fā)商Sidense與應(yīng)用于高能效電子產(chǎn)品的首要高性能硅方案供應(yīng)商(ON Semiconductor，美國(guó)納斯達(dá)克上市代號(hào)：ONNN)宣布，Sidence已將其180納米(nm) OTP存儲(chǔ)器SLP產(chǎn)品線移配到安森美半導(dǎo)體的180 nm數(shù)字及混合信號(hào)技術(shù)平臺(tái)ONC18。

發(fā)表于：4/2/2011

FPGA為你免除微控制器停產(chǎn)的后顧之憂

汽車制造商收到了這樣一張通知，被告知投資多年開(kāi)發(fā)的，原本計(jì)劃還將生產(chǎn)10年的微控制器將要停產(chǎn)，而自己還正在使用這款器件，沒(méi)有什么比這再糟糕的事了。在過(guò)去幾年里，半導(dǎo)體供應(yīng)商在整合和削減產(chǎn)品線時(shí)，有幾款曾經(jīng)流行一時(shí)的微控制器和微處理器已被要求停產(chǎn)。

發(fā)表于：4/1/2011

Altera Stratix V FPGA榮獲《電子技術(shù)應(yīng)用》雜志 2010年度最佳產(chǎn)品獎(jiǎng)

Altera公司(NASDAQ: ALTR)今天宣布，Stratix® V FPGA榮獲《電子技術(shù)應(yīng)用》（AET中國(guó)）雜志可編程邏輯類的“2010年度最佳產(chǎn)品獎(jiǎng)”?！白罴旬a(chǎn)品獎(jiǎng)”旨在表彰對(duì)系統(tǒng)設(shè)計(jì)領(lǐng)域創(chuàng)新貢獻(xiàn)最大的技術(shù)。

發(fā)表于：4/1/2011

一種基于SoPC的FPGA在線測(cè)試方法

摘要：針對(duì)Altera公司現(xiàn)有FPGA在線測(cè)試方法無(wú)法適應(yīng)大批量測(cè)試／激勵(lì)數(shù)據(jù)自動(dòng)傳輸?shù)那闆r，論文提出了一種基于SoPC的FPGA在線測(cè)試方法，該方法采用NiosII控制數(shù)據(jù)傳輸過(guò)程、DMA協(xié)助數(shù)據(jù)傳輸、FIFO作為數(shù)據(jù)暫存，采用

發(fā)表于：4/1/2011

基于FPGA的8085A CPU結(jié)構(gòu)分析

現(xiàn)場(chǎng)可編程門陣列FPGA 門數(shù)眾多，人們可以將合適的IP軟核或其他形式的核作為嵌入式模塊裝在自己的設(shè)計(jì)中。但通常IP軟核需要門數(shù)較多的FPGA 器件支持，作為學(xué)習(xí)來(lái)說(shuō)的FPGA 芯片往往資源有限，需要節(jié)約FPGA 的成本與面積; 并且沒(méi)必要實(shí)現(xiàn)所有功能，只要做出關(guān)鍵部分及重要結(jié)構(gòu)，明白其運(yùn)行機(jī)理，又能與真實(shí)的CPU 緊密相聯(lián)即可。實(shí)驗(yàn)箱上采用的FPGA 芯片為Altera 公司的EPF10K20TC144- 4。這里以Inte l的8085A 為例來(lái)說(shuō)明8位計(jì)算機(jī)的工作原理。

發(fā)表于：4/1/2011

基于FPGA芯片和頻率合成器ADF4360-4的GPS信號(hào)源

頻率合成器是發(fā)射系統(tǒng)和接收系統(tǒng)中的核心器件，采用相位負(fù)反饋頻率控制技術(shù)，具有良好的窄帶載波跟蹤性能和帶寬調(diào)制跟蹤性能，為系統(tǒng)上、下變頻提供本振信號(hào)，對(duì)相位噪聲和雜散具有很好的抑制作用，通過(guò)鎖相頻率合成技術(shù)實(shí)現(xiàn)的頻率源已經(jīng)在雷達(dá)、通信、電子等領(lǐng)域得到了廣泛應(yīng)用。本文以GPS信號(hào)源設(shè)計(jì)為參考，介紹ADI公司的頻率合成器ADF4360-4在GPS信號(hào)源設(shè)計(jì)中的典型應(yīng)用。

發(fā)表于：4/1/2011

萊迪思和HELION TECHNOLOGY發(fā)布了適用于LatticeECP3 FPGA系列的壓縮和加密IP核

萊迪思半導(dǎo)體公司（NASDAQ: LSCC）和Helion Technology今日宣布一系列適用于LatticeECP3? FPGA系列的壓縮和加密的IP核現(xiàn)已上市。該系列具有有效載荷壓縮系統(tǒng)核，提高了有限信道帶寬的利用率，因此非常適合微波回程應(yīng)用、寬帶無(wú)線接入適用于802.16e（WiMAX）以及潛在的其他多鏈路多輸入-多輸出（MIMO）應(yīng)用中的使用。在LatticeECP3器件中，IP核可以從500Mbps無(wú)縫擴(kuò)展至超過(guò)3Gbps，并可用于典型的網(wǎng)絡(luò)應(yīng)用中的第2層或第3層。IP核采用了非常強(qiáng)大和成熟的LZRW無(wú)損壓縮算法，它已經(jīng)由Helion的客戶量產(chǎn)使用了超過(guò)五年以上。　

發(fā)表于：3/31/2011