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銀湖資本完成對Altera的51%股權(quán)收購

銀湖資本完成對Altera的51%股權(quán)收購

北京時間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導(dǎo)者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權(quán)的收購，該股權(quán)原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對 Altera 未來良好發(fā)展充滿信心。

PDN設(shè)計和FPGA收發(fā)器性能

在很多PDN 設(shè)計中，創(chuàng)新的開關(guān)穩(wěn)壓器相對于線性穩(wěn)壓器有很大的優(yōu)勢。而且，F(xiàn)PGA收發(fā)器技術(shù)不斷發(fā)展，在FPGA 中實(shí)現(xiàn)穩(wěn)壓器，從而不再需要使用外部穩(wěn)壓器。本文檔在以下方面為穩(wěn)壓器選擇和實(shí)現(xiàn)提供指南： 1線性穩(wěn)壓器和開關(guān)穩(wěn)壓器比較; 2 FPGA 電源隔離指南; 3推薦的單片封裝解決方案; 4 PDN 性能實(shí)例.

發(fā)表于：4/14/2011

采用Arria V 和Cyclone V FPGA 解決復(fù)雜的數(shù)字信號處理問題

本文檔主要介紹Altera 新的Arria ® V 和Cyclone ® V FPGA 精度可調(diào)數(shù)字信號處理 (DSP) 體系結(jié)構(gòu)的優(yōu)點(diǎn)。利用Altera 的精度可調(diào)DSP 模塊，設(shè)計人員可以在每個模塊的基礎(chǔ)上調(diào)整精度，從而節(jié)省了資源和功耗，同時提高了性能。

發(fā)表于：4/13/2011

FPGA的功耗概念與低功耗設(shè)計研究

芯片對功耗的苛刻要求源于產(chǎn)品對功耗的要求。集成電路的迅速發(fā)展以及人們對消費(fèi)類電子產(chǎn)品——特別是便攜式（移動）電子產(chǎn)品——的需求日新月異，使得設(shè)計者對電池供電的系統(tǒng)已不能只考慮優(yōu)化速度和面積，而必須注意越來越重要的第三個方面——功耗，這樣才能延長電池的壽命和電子產(chǎn)品的運(yùn)行時間。很多設(shè)計抉擇可以影響系統(tǒng)的功耗，包括從器件選擇到基于使用頻率的狀態(tài)機(jī)值的選擇等。

發(fā)表于：4/12/2011

在FPGA中實(shí)現(xiàn)PCI Express橋接解決方案

如其前一代產(chǎn)品外設(shè)互聯(lián)標(biāo)準(zhǔn)（Peripheral Component Interconnect，PCI）那樣，PCI Express正在成為普遍使用的系統(tǒng)接口。與PCI不同的是，PCI Express采用了串行器/解串器（SERDES）接口為用戶提供了未來應(yīng)用所需的可拓展性。隨著系統(tǒng)帶寬的提高，更多的應(yīng)用開始使用基于SERDES的接口，如PCI Express。過去，通常使用ASIC或ASSP來實(shí)現(xiàn)下一代接口解決方案。ASIC和ASSP因其提供了低成本、低功耗的設(shè)計解決方案而被廣泛采用。然而，現(xiàn)在一些新的FPGA系列為設(shè)計師們提供了更具吸引力的選擇。

發(fā)表于：4/12/2011

采用CPLD/FPGA的VHDL語言電路優(yōu)化原理設(shè)計

優(yōu)化設(shè)計是可編成邏輯設(shè)計的精華所在，如何節(jié)省所占用的面積、如何提高設(shè)計的性能是可編成邏輯設(shè)計的核心，這兩點(diǎn)往往也成為一個設(shè)計甚至項(xiàng)目成敗的關(guān)鍵因素。下面結(jié)合超聲探傷數(shù)據(jù)采集卡設(shè)計過程中，并基于Altera公司的EPM7192 CPLD芯片的編程經(jīng)歷來論述VHDL電路的優(yōu)化方法。

發(fā)表于：4/12/2011

DS/FH混合擴(kuò)頻接收機(jī)解擴(kuò)及同步技術(shù)FPGA實(shí)現(xiàn)

本文主要討論一種基于編碼擴(kuò)頻的DS/FH混合擴(kuò)頻接收機(jī)解擴(kuò)及同步過程的實(shí)現(xiàn)結(jié)構(gòu)，采用ALTERA公司的APEX20K200RC240-1器件及其開發(fā)平臺Quartus II實(shí)現(xiàn)混合擴(kuò)頻接收機(jī)的核心--解擴(kuò)及同步模塊。

發(fā)表于：4/12/2011

基于FPGA和USB 2.0的高速CCD聲光信號采集系統(tǒng)

系統(tǒng)采用現(xiàn)場FPGA作為硬件設(shè)計核心，使用Veritog語言。進(jìn)行硬件描述，使系統(tǒng)更靈活，可在線編程，便于擴(kuò)展和升級。這里的CCD驅(qū)動時序采用狀態(tài)機(jī)與分頻相結(jié)合的新方法，實(shí)際測試驅(qū)動波形穩(wěn)定且沒有毛刺，CCD輸出信號質(zhì)量高。USB應(yīng)用于Slave FIFO高速傳輸模式，滿足了高速CCD聲光信號采集的要求，具有實(shí)時性、高速、穩(wěn)定、可靠等特點(diǎn)。

發(fā)表于：4/12/2011

一種基于FPGA的PXA270外設(shè)時序轉(zhuǎn)換接口設(shè)計

本設(shè)計解決ARCNET協(xié)議專用器件應(yīng)用于列車通信網(wǎng)絡(luò)中的時序匹配問題，實(shí)現(xiàn)了PXA270處理器與COM20020的時序轉(zhuǎn)換。此外，對擴(kuò)展其他總線訪問類型提供了參考框架，可通過修改CommandGenerator中COM20020時序，實(shí)現(xiàn)不同外設(shè)總線訪問類型的擴(kuò)展；修改 AutoAccessDataNun-sOnce中的ACCESSTYPE，可配置批數(shù)據(jù)操作的數(shù)據(jù)種類。

發(fā)表于：4/12/2011

VGA圖像控制器的CPLD/FPGA設(shè)計與實(shí)現(xiàn)

利用可編程器件CPLD/FPGA實(shí)現(xiàn)VGA彩色顯示控制器在工業(yè)現(xiàn)場中有許多實(shí)際應(yīng)用。以硬件描述語言VHDL對可編程器件進(jìn)行功能模塊設(shè)計、仿真綜合，可實(shí)現(xiàn)VGA顯示控制器顯示各種圖形、圖像、文字，并實(shí)現(xiàn)了動畫效果。

發(fā)表于：4/12/2011

基于FPGA的IRIG-B編碼器的設(shè)計

利用FPGA和M12T授時型GPS內(nèi)核構(gòu)成的IRIG-B編碼模塊采用M12T的100 pps信號觸發(fā)IRIG-B編碼器，使得編碼輸出的每個碼元上升沿均與GPS模塊嚴(yán)格一致，每個碼元間隔嚴(yán)格相等，而且每個碼元的上升沿均可作為同步參考點(diǎn)。利用FPGA的并發(fā)處理能力，使得系統(tǒng)實(shí)時性好。本文介紹的基于查找表的B碼編碼方法和通過查找表的數(shù)字調(diào)制方法具有占用資源小，設(shè)計簡單，調(diào)制輸出高次諧波小，信號邊沿穩(wěn)定等特點(diǎn)。

發(fā)表于：4/12/2011