亚洲欧美综合第十页,国产69精品久久久,午夜福利福利片亚洲自拍偷拍网

頭條

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

基于FPGA的小數(shù)分頻器的實(shí)現(xiàn)

本文利用VerilogHDL硬件描述語(yǔ)言的設(shè)計(jì)方式，通過ModelSimSE開發(fā)軟件進(jìn)行仿真，設(shè)計(jì)基于FPGA的雙模前置小數(shù)分頻器。隨著超大規(guī)模集成電路的發(fā)展，利用FPGA小數(shù)分頻合成技術(shù)解決了單環(huán)數(shù)字頻率合成器中高鑒相頻率與小頻間隔之間的矛盾。

發(fā)表于：4/21/2011

從成本和技術(shù)角度看高通28nm產(chǎn)品HKMG工藝

下一代移動(dòng)微處理器krait產(chǎn)品系列，這款新產(chǎn)品由于較早地采用了28nm制程，因此引起了各方的注意。不過，與大家的期望相反，不久前高通曾經(jīng)在IDEM大會(huì)上表示其大部分28nm制程的產(chǎn)品并不會(huì)采用當(dāng)今最先進(jìn)的HKMG（金屬柵極+高介電常數(shù)絕緣層（High-k）柵結(jié)構(gòu)）工藝制作，而是仍采用較為傳統(tǒng)的多晶硅柵+氮氧化硅絕緣層（poly/SiON）的柵極結(jié)構(gòu)。

發(fā)表于：4/21/2011

基于DSP/FPGA的超高速跳頻系統(tǒng)基帶設(shè)計(jì)與實(shí)現(xiàn)

介紹某超高速跳頻通信系統(tǒng)基帶部分的設(shè)計(jì)與實(shí)現(xiàn)，該系統(tǒng)選用2FSK調(diào)制方式，并選擇合適跳頻頻帶以抑制鏡像頻率；討論了跳頻器、跳頻序列、快速位同步以及跳頻圖案同步以及跳頻信號(hào)解調(diào)等跳頻通信系統(tǒng)的關(guān)鍵技術(shù)，給出了基于DSP和FPGA的發(fā)射/接收系統(tǒng)的詳細(xì)軟/硬件架構(gòu)設(shè)計(jì)及關(guān)鍵核心模塊的設(shè)計(jì)方案，最后給出系統(tǒng)的實(shí)測(cè)結(jié)果。

發(fā)表于：4/21/2011

基于FPGA+PCI的并行計(jì)算平臺(tái)實(shí)現(xiàn)

介紹了一種基于PCI總線和多片并行FPGA的高速計(jì)算平臺(tái)。FPGA+PCI板卡利用普通PC機(jī)作為CPU，通過PCI總線互聯(lián)，實(shí)現(xiàn)了一個(gè)并行高速的通用數(shù)字運(yùn)算平臺(tái)。利用VHDL語(yǔ)言編寫各種算法，可用于加解密算法實(shí)現(xiàn)和高速數(shù)字信號(hào)處理等領(lǐng)域，而速度相當(dāng)于數(shù)臺(tái)PC機(jī)并行運(yùn)算。

發(fā)表于：4/21/2011

基于VHDL和FPGA的多種分頻的實(shí)現(xiàn)方法

分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的基本電路，根據(jù)不同設(shè)計(jì)的需要，我們會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等，有時(shí)要求等占空比，有時(shí)要求非等占空比。在同一個(gè)設(shè)計(jì)中有時(shí)要求多種形式的分頻。通常由計(jì)數(shù)器或計(jì)數(shù)器的級(jí)聯(lián)構(gòu)成各種形式的偶數(shù)分頻及非等占空比的奇數(shù)分頻，實(shí)現(xiàn)較為簡(jiǎn)單。但對(duì)半整數(shù)分頻及等占空比的奇數(shù)分頻實(shí)現(xiàn)較為困難。本文利用VHDL硬件描述語(yǔ)言，通過QuartusⅡ3.0開發(fā)平臺(tái)，使用Altera公司的FPGA，設(shè)計(jì)了一種能夠滿足上述各種要求的較為通用的分頻器。

發(fā)表于：4/21/2011

基于中檔FPGA多相濾波器的設(shè)計(jì)實(shí)現(xiàn)

所有這一切都意味著，多相基于濾波器的抽取器、內(nèi)插器和重采樣功能是非常適合用更小的中檔FPGA來(lái)實(shí)現(xiàn)，如Lattice半導(dǎo)體公司的擁有SERDES功能的LatticeECP3系列，它具有高性能的sysDSP模塊。它的特點(diǎn)是有dual-slice結(jié)構(gòu)，具有級(jí)聯(lián)/鏈接DSP slice和模塊的功能，增強(qiáng)的DSP指令集使LatticeECP3系列能夠引人注目地用于范圍廣泛的數(shù)字信號(hào)處理的應(yīng)用，包括那些需要傳統(tǒng)的FIR和基于多相的濾波功能。

發(fā)表于：4/21/2011

基于FPGA和DDS技術(shù)的軟件無(wú)線電可控?cái)?shù)字調(diào)制器的設(shè)計(jì)

基于此，本系統(tǒng)在分析數(shù)字調(diào)制技術(shù)和DDS原理的基礎(chǔ)上，詳述了一種基于FPGA的DSP技術(shù)和DDS技術(shù)的適合于軟件無(wú)線電使用的可控?cái)?shù)字調(diào)制器的設(shè)計(jì)過程，并在系統(tǒng)中進(jìn)行了功能驗(yàn)證。此調(diào)制器以FPGA硬件平臺(tái)為核心，可實(shí)現(xiàn)ASK，F(xiàn)SK，PSK，QAM等調(diào)制方式，靈活性強(qiáng)。

發(fā)表于：4/20/2011

基于CPLD的字符疊加器的設(shè)計(jì)

本文提出一種基于CPLD的簡(jiǎn)易字符疊加器，具有成本低、抗干擾性能好等特點(diǎn)，適用于視頻監(jiān)控。由于采用了CPLD器件，增強(qiáng)了系統(tǒng)集成度和設(shè)計(jì)靈活性。

發(fā)表于：4/20/2011

基于EPM7128SLC84-15 CPLD的LED點(diǎn)陣顯示控制器

現(xiàn)場(chǎng)可編程器件(FPGA和CPLD)等ISP器件無(wú)須編程器，利用器件廠商提供的編程套件，采用自頂而下的模塊化設(shè)計(jì)方法，使用原理圖或硬件描述語(yǔ)言(VHDL)等方法來(lái)描述電路邏輯關(guān)系，可直接對(duì)安裝在目標(biāo)板上的器件編程。它易學(xué)、易用、簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，減小了系統(tǒng)規(guī)模，縮短設(shè)計(jì)周期，降低了生產(chǎn)設(shè)計(jì)成本，從而給電子產(chǎn)品的設(shè)計(jì)和生產(chǎn)帶來(lái)了革命性的變化。　　1、系統(tǒng)結(jié)構(gòu)及工作原理　　LED點(diǎn)陣顯示控制的傳統(tǒng)方式是采用單片機(jī)或系統(tǒng)機(jī)作為CPU來(lái)實(shí)現(xiàn)，當(dāng)系統(tǒng)顯示的信息比較多時(shí)，由于單片機(jī)的輸入/輸出端口(I/O)有限，采用此方式的成本將大大增加，系統(tǒng)和程序的設(shè)計(jì)難度也急劇增加;而且，當(dāng)系統(tǒng)完成后修改、改變顯示方式或擴(kuò)展時(shí)，所需改動(dòng)的地方比較大，甚至有可能需要重新設(shè)計(jì);另外，在以顯示為主的系統(tǒng)中，單片機(jī)的運(yùn)算和控制等主要功能的利用率很低，單片機(jī)的優(yōu)勢(shì)得不到發(fā)揮，相當(dāng)于很大得資源浪費(fèi)。如果采用現(xiàn)場(chǎng)可編程邏輯器件作為CPU來(lái)設(shè)計(jì)控制器，選擇合適的器件，利用器件豐富的I/O口、內(nèi)部邏輯和連線資源，采用自頂而下的模塊化設(shè)計(jì)方法，可以方便地設(shè)計(jì)整個(gè)顯示系統(tǒng)。　　由于PLD器件的外圍器件很少，且可以利用PLD的編程端口(可復(fù)用)進(jìn)行在系統(tǒng)編

發(fā)表于：4/20/2011

根升余弦脈沖成形濾波器FPGA實(shí)現(xiàn)

文中所述的基于電路分割技術(shù)的查表法，實(shí)現(xiàn)通信系統(tǒng)發(fā)送端根升余弦滾降成形濾波器的FPGA實(shí)現(xiàn)方法簡(jiǎn)單可行，且當(dāng)截?cái)啻a元數(shù)目增多時(shí)或碼內(nèi)樣點(diǎn)數(shù)目增加時(shí)，僅通過改變地址移位寄存器的長(zhǎng)度或計(jì)數(shù)器的長(zhǎng)度與ROM的長(zhǎng)度即可，不至于使電路的復(fù)雜度成倍增加。

發(fā)表于：4/20/2011