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基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫(huà)面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號(hào)轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號(hào)轉(zhuǎn)換為RGB數(shù)字視頻信號(hào)，并且與數(shù)字圖像信號(hào)疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫(huà)面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。

基于CPLD的多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)設(shè)計(jì)

多次重觸發(fā)技術(shù)應(yīng)用于多種場(chǎng)合，如一個(gè)30齒的齒輪，設(shè)齒輪嚙臺(tái)系數(shù)為1．2，若測(cè)量其中1齒多次嚙合時(shí)的應(yīng)力，則1齒的嚙合時(shí)間只占齒輪轉(zhuǎn)l圈時(shí)間的1．2／30，其余28．8／30的時(shí)間為空閑態(tài)，而空閑態(tài)記錄無(wú)意義。為此開(kāi)發(fā)多次重觸發(fā)技術(shù)，以齒應(yīng)力作為內(nèi)觸發(fā)信號(hào)，只記錄每次觸發(fā)后的有用信號(hào)，并具有負(fù)延遲，而不記錄空閑狀態(tài)．直到占滿記錄裝置存儲(chǔ)空間，這樣可有效利用存儲(chǔ)空間，記錄更多的有用信號(hào)。

發(fā)表于：4/25/2011

VHDL在高速圖像采集系統(tǒng)中的應(yīng)用設(shè)計(jì)

高速圖像采集系統(tǒng)的硬件實(shí)現(xiàn)是用VHDL設(shè)計(jì)的。通過(guò)建立VHDl行為模型和進(jìn)行VHDL行為仿真，可以及早發(fā)現(xiàn)設(shè)計(jì)中潛在的問(wèn)題，縮短了設(shè)計(jì)周期，提高了設(shè)計(jì)的可靠性和效率。

發(fā)表于：4/25/2011

基于嵌入式的電纜故障檢測(cè)儀設(shè)計(jì)

基于嵌入式的電纜故障檢測(cè)儀設(shè)計(jì),電纜是通信、測(cè)試等系統(tǒng)信號(hào)傳輸?shù)闹匾d體，隨著電纜數(shù)量的增多及運(yùn)行時(shí)間的延長(zhǎng)，電纜也越來(lái)越頻繁地發(fā)生故障。電纜線路的隱蔽性及測(cè)試設(shè)備的局限性，使電纜故障的查找非常困難。本文設(shè)計(jì)了一種以嵌入式微處理器

發(fā)表于：4/24/2011

基于NiosII的二維條碼識(shí)別系統(tǒng)設(shè)計(jì)

整個(gè)系統(tǒng)由低到高分為三個(gè)層次：條碼識(shí)別的硬件平臺(tái)、μC／OS—II操作系統(tǒng)、條碼譯碼核心算法。最底層硬件平臺(tái)采用Altera公司的Cylone II EP2C35與ADI公司的視頻解碼芯片ADV7181B，具有8 MB的Flash存儲(chǔ)器，1．MB的SRAM等外設(shè)；中間層μC／OS—II操作系統(tǒng)提供任務(wù)調(diào)度和設(shè)備驅(qū)動(dòng)，以及提供各種中斷來(lái)實(shí)現(xiàn)對(duì)外界請(qǐng)求的響應(yīng)，如模式切換、LCM．顯示、射頻傳送等，有效地提高了系統(tǒng)運(yùn)行速率；最頂層條碼譯碼核心算法包括了對(duì)條碼圖像的預(yù)處理和對(duì)譯碼數(shù)據(jù)的RS糾錯(cuò)，采用C語(yǔ)言在NiosII的集成開(kāi)發(fā)環(huán)境中(IDE)實(shí)現(xiàn)。

發(fā)表于：4/23/2011

基于NIOSⅡ的矩陣鍵盤(pán)和液晶顯示外設(shè)組件的設(shè)計(jì)

　本文提出了一種針對(duì)LCD控制器和矩陣鍵盤(pán)的IP核的設(shè)計(jì)方法。該方法利用SOPC Builder中元件編輯器Create New Component，通過(guò)自定義邏輯方法在SOPC設(shè)計(jì)中添加自己開(kāi)發(fā)的液晶顯示模塊和鍵盤(pán)IP核。該控制器具有Avalon總線接口，可與其它標(biāo)準(zhǔn)IP 核一起構(gòu)成以NiosⅡ?yàn)楹诵牡钠舷到y(tǒng)，并可編寫(xiě)驅(qū)動(dòng)程序。

發(fā)表于：4/23/2011

基于ARM+FPGA的1394總線在TFT-LCD檢測(cè)系統(tǒng)中的應(yīng)用

介紹了IEEE1394總線在TFT-LCD檢測(cè)系統(tǒng)中的應(yīng)用，通過(guò)IEEE1394總線實(shí)現(xiàn)TFT－LCD檢測(cè)系統(tǒng)的光斑數(shù)據(jù)采集以及圖像采集板和Z軸控制器之間的通信。給出了1394通信模塊的軟硬件設(shè)計(jì)。

發(fā)表于：4/22/2011

基于CPLD的OMAP-L137與ADS1178數(shù)據(jù)通信設(shè)計(jì)

在OMAP-L137與ADS1178的實(shí)時(shí)采集數(shù)據(jù)傳遞問(wèn)題上，采用SPI主模式進(jìn)行數(shù)據(jù)接收時(shí)，每接收一組數(shù)據(jù)后都需要通過(guò)中斷資源來(lái)變更接收地址。而本文通過(guò)SPI從模式進(jìn)行數(shù)據(jù)接收，可以在接收完多組數(shù)據(jù)后僅用一次接收中斷便結(jié)束工作，節(jié)約了處理器資源，并且實(shí)際測(cè)試表明，傳輸數(shù)據(jù)的連續(xù)性和實(shí)時(shí)性較好。由此看出，采用SPI從模式配合CPLD來(lái)處理OMAP-L137與ADS1178數(shù)據(jù)通信問(wèn)題無(wú)疑是一種很好的解決方案。

發(fā)表于：4/22/2011

Modelsim仿真學(xué)習(xí)筆記精華篇

1、仿真的目的：在軟件環(huán)境下，驗(yàn)證電路的行為和設(shè)想中的是否一致。2、仿真的分類：a)功能仿真：在RTL層進(jìn)行的仿真，其特點(diǎn)是不考慮構(gòu)成電路的邏輯和門(mén)的時(shí)間延遲，著重考慮電路在理想環(huán)境下的行為和

發(fā)表于：4/22/2011

基于FPGA的機(jī)載三軸伺服控制器的設(shè)計(jì)優(yōu)化

以FPGA作為控制核心對(duì)某機(jī)載三軸運(yùn)動(dòng)平臺(tái)的伺服控制器進(jìn)行設(shè)計(jì)，主要對(duì)其硬件中的控制、驅(qū)動(dòng)、通信模塊進(jìn)行了設(shè)計(jì)，同時(shí)給出了其軟件控制流程和部分中斷、復(fù)位等軟件程序。通過(guò)后續(xù)的仿真測(cè)試驗(yàn)證了該控制器的有效性。

發(fā)表于：4/22/2011

一種基于FPGA的多路視頻通道控制系統(tǒng)設(shè)計(jì)

首先介紹了整個(gè)系統(tǒng)的工業(yè)背景和硬件架構(gòu)，然后著重闡述了怎樣在FPGA中處理開(kāi)關(guān)控制信號(hào)，以達(dá)到可靠響應(yīng)每個(gè)開(kāi)關(guān)動(dòng)作的目的。整個(gè)設(shè)計(jì)程序是在QuartusⅡ平臺(tái)上用Verilog硬件描述語(yǔ)言編寫(xiě)，利用QuartusⅡ中的下載工具和SignalTapⅡLogic Analyzer工具進(jìn)行下載、實(shí)時(shí)采樣，并多次調(diào)試驗(yàn)證。本次設(shè)計(jì)已經(jīng)成功應(yīng)用于布機(jī)告警系統(tǒng)中，每次撥動(dòng)開(kāi)關(guān)都能準(zhǔn)確、可靠的切換視頻通道。雖然此系統(tǒng)中只有兩種開(kāi)關(guān)，但是整個(gè)程序的設(shè)計(jì)思想對(duì)多種開(kāi)關(guān)控制也是通用的，只需在細(xì)節(jié)上稍作改變就能識(shí)別多種開(kāi)關(guān)動(dòng)作。

發(fā)表于：4/22/2011