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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

RS編碼器的優(yōu)化設(shè)計(jì)及FPGA實(shí)現(xiàn)

引言Reed-Solomon碼首先是由Reed和Solomon兩人于1960年提出來的，簡稱為RS碼。這是一類具有很強(qiáng)糾錯(cuò)能力的多進(jìn)制BCH碼，既能糾正隨機(jī)錯(cuò)誤，也能糾正突發(fā)錯(cuò)誤，也是一類典型的代數(shù)幾何碼。RS碼一直以來都是國際通信領(lǐng)域研究的熱點(diǎn)之一。本文以戰(zhàn)術(shù)軍用通信系統(tǒng)的首選碼RS(31，15)碼為例，對(duì)生成多項(xiàng)式進(jìn)行了優(yōu)化，并采用查表法的原理極大地提高了編碼器運(yùn)算數(shù)據(jù)的能力，縮短了運(yùn)算周期，最終利用VHDL語言編譯，在FPGA中實(shí)現(xiàn)，得到了正確的RS編譯碼。1RS編碼原理能糾正t個(gè)錯(cuò)誤的RS(n，k)碼具有如下特性：碼長：n=2m-1符號(hào)或m(2m-1)比特;信息碼元數(shù)：k=n-2t符號(hào)或mk比特;監(jiān)督碼元數(shù)：n-k=2t符號(hào)或m(n-k)比特;最小距離：d=2t+1=n-k-1符號(hào)或m(n-k+1)比特;最小距離為d的本原RS碼的生成多項(xiàng)式一般為：令信息元多項(xiàng)式為：監(jiān)督多項(xiàng)式為：則碼多項(xiàng)式為：式中：Q(x)是g(x)整除C(x)所得的商式。所有這些原理都與二進(jìn)制循環(huán)碼一樣，不同的僅在于運(yùn)算方法。對(duì)于二進(jìn)制碼，碼多項(xiàng)式各項(xiàng)系數(shù)只能取0或1，多項(xiàng)式的加減乘除是模二運(yùn)算，是定義在GF(2)域上的多項(xiàng)式?，F(xiàn)在

發(fā)表于：4/21/2011

ST推出基于SOI基板的0.16μmBCD工藝制造芯片

意法合資的意法半導(dǎo)體（ST Microelectronics）宣布，該公司驗(yàn)證了計(jì)劃用于醫(yī)療器械及混合動(dòng)力車和電動(dòng)汽車充電器的“超低”功耗芯片用工藝技術(shù)。該技術(shù)由名為SmartPM（Smart Power Management in Home and Health）的歐洲聯(lián)盟開發(fā)。

發(fā)表于：4/21/2011

全景圖像實(shí)時(shí)展開在FPGA上的實(shí)現(xiàn)

全景攝像機(jī)可以使用一個(gè)攝像頭獲取周圍360°的環(huán)境信息，與以往的多攝像機(jī)獲取方法相比大大節(jié)省了硬件資源，并且在還原全景圖時(shí)避免了多畫面拼接產(chǎn)生的“鬼影”問題。但由于反射式全景攝像機(jī)獲取的畫面為極坐標(biāo)視圖，為適應(yīng)人眼觀察習(xí)慣需要對(duì)其進(jìn)行展開。本文在FPGA上實(shí)現(xiàn)了對(duì)反射式全景圖像的實(shí)時(shí)展開，在27MHz系統(tǒng)時(shí)鐘的驅(qū)動(dòng)，生成122萬像素的展開圖像達(dá)到了21.97fps的幀速。

發(fā)表于：4/21/2011

基于動(dòng)態(tài)可重構(gòu)FPGA的容錯(cuò)技術(shù)研究

文章對(duì)基于FPGA的動(dòng)態(tài)可重構(gòu)技術(shù)在容錯(cuò)領(lǐng)域的應(yīng)用進(jìn)行了研究。針對(duì)重構(gòu)文件的大小，動(dòng)態(tài)容錯(cuò)時(shí)隙的長短、資源利用率、實(shí)現(xiàn)的復(fù)雜性、模塊間通信方式、冗余資源的比例與布局等方面的問題分析了一些方法的優(yōu)缺點(diǎn)，針對(duì)突出的問題，提出了一種基于算法和資源多級(jí)分塊的容錯(cuò)方法，可以在不影響系統(tǒng)工作的情況下完成基于動(dòng)態(tài)重構(gòu)的容錯(cuò)。這種方法結(jié)構(gòu)簡單，多項(xiàng)參數(shù)可以選擇，尤其是粒度的可變性。冗余資源比例較低，重構(gòu)時(shí)沒有對(duì)模塊外進(jìn)行布線的要求，不會(huì)因重構(gòu)造成延遲而降低系統(tǒng)的工作頻率。

發(fā)表于：4/21/2011

SoC FPGA上的策略考慮

　業(yè)界集成FPGA和CPU系統(tǒng)在第一個(gè)十年發(fā)展中既有成功也有失敗。最初的SoC FPGA在商業(yè)上并不是很成功 (2)，而 FPGA 中的軟核 CPU 得到了廣泛應(yīng)用 (3)，這表明市場(chǎng)對(duì)FPGA和CPU技術(shù)集成有基本的需求。各種新的因素改變了業(yè)界環(huán)境，導(dǎo)致關(guān)鍵點(diǎn)的出現(xiàn)，SoC FPGA將在市場(chǎng)上獲得非常廣泛的應(yīng)用。

發(fā)表于：4/21/2011

開放核協(xié)議—IP核在SoC設(shè)計(jì)中的接口技術(shù)

隨著半導(dǎo)體技術(shù)的發(fā)展,深亞微米工藝加工技術(shù)允許開發(fā)上百萬門級(jí)的單芯片，已能夠?qū)⑾到y(tǒng)級(jí)設(shè)計(jì)集成到單個(gè)芯片中即實(shí)現(xiàn)片上系統(tǒng)SoC。IP核的復(fù)用是SoC設(shè)計(jì)的關(guān)鍵，但困難在于缺乏IP核與系統(tǒng)的接口標(biāo)準(zhǔn)，因此，開發(fā)統(tǒng)一的IP核接口標(biāo)準(zhǔn)對(duì)提高IP核的復(fù)用意義重大。本文簡單介紹IP核概念，然后從接口標(biāo)準(zhǔn)的角度討論在SoC設(shè)計(jì)中提高IP核的復(fù)用度，從而簡化系統(tǒng)設(shè)計(jì)和驗(yàn)證的方法，主要討論OCP(開放核協(xié)議)。

發(fā)表于：4/21/2011

關(guān)于quartus生成IP核的仿真出錯(cuò)問題的解決

quartus的IP可以直接拿來用的，大大節(jié)省了開發(fā)時(shí)間，而且其代碼是絕對(duì)優(yōu)化的。

發(fā)表于：4/21/2011

基于PSoC3和PSoC5的嵌入式數(shù)字濾波技術(shù)

　帶模數(shù)前端的低成本微控制器近年來得到迅速推廣，人們通常稱之為“混合信號(hào)微控制器”。當(dāng)然，賽普拉斯的 PSoC3 和新近推出的PSoC5 器件集成了強(qiáng)大的CPU 和業(yè)界領(lǐng)先的ADC，其性能可超過分離式外部轉(zhuǎn)換器。不過，PSoC3 和 PSoC5并不僅僅是一般的混合信號(hào)微控制器。傳統(tǒng)設(shè)備當(dāng)然可以將外部模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。數(shù)據(jù)采集進(jìn)程并不是全部目的之所在，它只是通過數(shù)據(jù)采集提取所采集數(shù)據(jù)背后含義并確定如何處理數(shù)據(jù)的一種方式。如果提取含義所需的信號(hào)處理工作量非常大的話，就會(huì)對(duì)固件工程師構(gòu)成挑戰(zhàn)，因?yàn)檫@種提取工作要與一般性工作任務(wù)使用相同的處理器，而處理器在支持終端設(shè)備所需的一般性任務(wù)之外還要完成新的工作任務(wù)。

發(fā)表于：4/21/2011

采樣率變換器的多相表示結(jié)構(gòu)FPGA實(shí)現(xiàn)

FPGA是實(shí)現(xiàn)數(shù)字信號(hào)處理的一種高效手段。在實(shí)現(xiàn)高帶寬信號(hào)處理領(lǐng)域，F(xiàn)PGA技術(shù)可以通過一個(gè)芯片上的多級(jí)運(yùn)算單元來獲得比通用DSP芯片更高的運(yùn)算速度[2]。由于采樣率變換能用一種并行的方法實(shí)現(xiàn)，使用FPGA來實(shí)現(xiàn)就可以利用其硬件本身的并行性得到較高的效率。

發(fā)表于：4/21/2011

基于1553B總線協(xié)議的解碼器設(shè)計(jì)和FPGA實(shí)現(xiàn)

文章通過對(duì)1553B總線協(xié)議的研究，結(jié)合現(xiàn)代EDA技術(shù)，介紹了一種使用現(xiàn)場(chǎng)可編程邏輯器件(FPGA)設(shè)計(jì)1553B,總線協(xié)議用的manches-ter II型碼解碼器的方法。通過采用Verilog HDL硬件描述語言和原理圖混合輸入法，使設(shè)計(jì)簡潔有效。通過OuartusII開發(fā)軟件對(duì)設(shè)計(jì)進(jìn)行了時(shí)序約束和分析，最后給出了時(shí)序仿真圖，從而證明了這種設(shè)計(jì)是可行和可靠的。

發(fā)表于：4/21/2011