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英特爾正式宣布出售Altera 51%股份

英特爾正式宣布出售Altera 51%股份

4 月 14 日消息，英特爾北京時間 20:30 正式宣布同私募股權(quán)企業(yè) Silver Lake 銀湖資本達(dá)成 FPGA 子公司 Altera 股份出售協(xié)議。Silver Lake 將以 87.5 億美元的估值買下 Altera 51% 的股份，英特爾繼續(xù)持有剩余 49% 股份。

SMSC的芯片間連接(ICC)技術(shù)已授權(quán)給AMD公司

專精于建立增值連接性方案生態(tài)系統(tǒng)的領(lǐng)先半導(dǎo)體廠商SMSC公司今天宣布，AMD (NYSE: AMD)已獲得SMSC的專利芯片間連接(Inter-Chip Connectivity?，ICC)技術(shù)授權(quán)。

發(fā)表于：4/29/2011

基于FPGA芯片的CCD的硬件驅(qū)動電路設(shè)計

用XILINX公司系列FPGA-SPARTAN芯片，在QuartusⅡ5.0開發(fā)環(huán)境下采用VHDL語言輸入方法開發(fā)設(shè)計出了高分辨率全幀CCD TH7888A的驅(qū)動電路，能夠產(chǎn)生滿足TH7888A要求的驅(qū)動脈沖。與以往常采用的驅(qū)動方法相比其面積大大減小了，采用FPGA進(jìn)行設(shè)計，簡化了CCD驅(qū)動電路的電路系統(tǒng)。整個設(shè)計編程完畢后進(jìn)行仿真、時序驗證正確后再下載到器件中，然后進(jìn)行電路的測試校驗直到達(dá)到預(yù)期效果。這樣的設(shè)計修改起來較為方便，只要修改程序即可，不需要像傳統(tǒng)的設(shè)計方法要更換器件修改設(shè)計電路等，實驗證明，把VHDL應(yīng)用于CCD驅(qū)動電路的設(shè)計，可以滿足系統(tǒng)的高速性和電路的集成度等要求。

發(fā)表于：4/29/2011

XScale PXA270在Linux下的FPGA設(shè)備驅(qū)動

以ACEX1K50為例，介紹FPGA在Intel XScale PXA270微處理器系統(tǒng)上的應(yīng)用。通過內(nèi)存映射機(jī)制實現(xiàn)ACEX1K50在Linux下的設(shè)備驅(qū)動；通過用戶應(yīng)用程序?qū)崿F(xiàn)對ACEX1K50設(shè)備的操作，為FPGA在嵌入式領(lǐng)域的應(yīng)用提供一種方法。

發(fā)表于：4/29/2011

基于FPGA的DSP嵌入系統(tǒng)及其在平板顯示器中的應(yīng)用

常用FPGA來實現(xiàn)DSP嵌入系統(tǒng)與嵌入微處理器系統(tǒng)，而本文主要介紹高性能、低成本的Spartan-3 FPGA實現(xiàn)的DSP嵌入系統(tǒng)及其Spartan-3系列器件在平板顯示器中的應(yīng)用。

發(fā)表于：4/29/2011

基于并行相關(guān)的實時時差估計器設(shè)計與實現(xiàn)

從相關(guān)時差估計的基本原理出發(fā)，提出了一種并行時域相關(guān)結(jié)構(gòu)，基于這種并行結(jié)構(gòu)設(shè)計實現(xiàn)了一種簡單高效的時差估計器。與傳統(tǒng)頻域相關(guān)時差估計器相比，這種時差估計器的主要優(yōu)點是提高了運(yùn)算效率，運(yùn)算周期大為縮短，可以滿足實時高精度時差估計的需求，同時結(jié)構(gòu)簡單，硬件資源開銷小，易于設(shè)計實現(xiàn)。實際測試結(jié)果驗證了上述結(jié)論。

發(fā)表于：4/28/2011

一種用于數(shù)字下變頻的高階分布式FIR濾波器及FPGA實現(xiàn)

設(shè)計了一種用于數(shù)字下變頻的256階分布式FIR濾波器。通過分析分布式FIR濾器結(jié)構(gòu)給實現(xiàn)電路所需資源和運(yùn)算速度帶來的影響，確定了適用于Cyclone III系列FPGA的實現(xiàn)結(jié)構(gòu)。在Cyclone III系列EP3C40F484C6N芯片上實現(xiàn)該算法并分析了資源消耗與電路速度。

發(fā)表于：4/28/2011

基于FPGA的FFT算法硬件實現(xiàn)

設(shè)計了一種基于FPGA的1024點16位FFT算法，采用了基4蝶形算法和流水線處理方式，提高了系統(tǒng)的處理速度，改善了系統(tǒng)的性能。提出了先進(jìn)行前一級4點蝶形運(yùn)算，再進(jìn)行本級與旋轉(zhuǎn)因子復(fù)乘運(yùn)算的結(jié)構(gòu)。合理地利用了硬件資源。對系統(tǒng)劃分的各個模塊使用VerilogHDL進(jìn)行編碼設(shè)計。對整個系統(tǒng)整合后的代碼進(jìn)行功能驗證之后，采用QuartusⅡ與Matlab進(jìn)行聯(lián)合仿真，其結(jié)果是一致的。該系統(tǒng)既有DSP器件實現(xiàn)的靈活性又有專用FFT芯片實現(xiàn)的高速數(shù)據(jù)吞吐能力，在數(shù)字信號處理領(lǐng)域有廣泛應(yīng)用。

發(fā)表于：4/28/2011

手把手課堂:Xilinx FPGA設(shè)計時序約束指南

作為賽靈思用戶論壇的定期訪客，我注意到新用戶往往對時序收斂以及如何使用時序約束來達(dá)到時序收斂感到困惑。為幫助 FPGA設(shè)計新手實現(xiàn)時序收斂，讓我們來深入了解時序約束以及如何利用時序約束實現(xiàn)FPGA 設(shè)計的最優(yōu)結(jié)果。

發(fā)表于：4/28/2011

FPGA/CPLD設(shè)計思想與技巧

本文討論的四種常用FPGA/CPLD設(shè)計思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計思想能在FPGA/CPLD設(shè)計工作中取得事半功倍的效果。

發(fā)表于：4/28/2011

賽靈思點燃下一波廣播行業(yè)創(chuàng)新潮流，提供全新 10 Gbps IP視頻和實時視頻引擎功能

2011 年 4 月 27 日，中國北京——全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）在 2011 年 NAB（美國廣播電視設(shè)備展）上發(fā)布實時廣播視頻引擎目標(biāo)設(shè)計平臺和 SMPTE2022 IP 核心，用以加速高質(zhì)量視頻處理硬件的開發(fā)，并通過互聯(lián)網(wǎng)協(xié)議以高達(dá) 10 Gbps 的速率交付這些視頻。以Virtex?-6 或 Spartan?-6 FPGA 廣播連接套件為基礎(chǔ)，可先通過該套件的連接性將視頻帶入 FPGA，然后創(chuàng)建視頻管線算法，賽靈思的最新廣播產(chǎn)品能持續(xù)提高視頻質(zhì)量，同時滿足在 IP 網(wǎng)絡(luò)中輸送未經(jīng)壓縮的 HD、3D 和 4K 視頻流的要求。

發(fā)表于：4/27/2011