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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級自動化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級自動化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場對具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應(yīng)用高性能軟硬件的解決方案。

基于FPGA+DSP的智能車全景視覺系統(tǒng)

為實(shí)現(xiàn)智能車全景視覺系統(tǒng)的應(yīng)用研究平臺，設(shè)計(jì)了一種基于FPGA+雙DSP的實(shí)時(shí)6通道數(shù)字圖像采集與處理系統(tǒng)。該系統(tǒng)由兩片F(xiàn)PGA與兩個(gè)DSP組成。第一個(gè)FPGA進(jìn)行多通道視覺圖像采集的同步控制、邏輯處理，第二片F(xiàn)PGA輔助DSP進(jìn)行海量圖像數(shù)據(jù)的高速并行處理。兩個(gè)ZBT SRAM芯片作為數(shù)據(jù)輸入和輸出的高速緩存，每通道的A/D輸出與ZBT SRAM接口間進(jìn)行數(shù)位拼接。系統(tǒng)工作時(shí)，DSP通過EMIF與FPGA進(jìn)行高速數(shù)據(jù)通信，而兩個(gè)DSP之間通過McBSP進(jìn)行數(shù)據(jù)通信。系統(tǒng)工作時(shí)使用?滋C/OS操作系統(tǒng)進(jìn)行多任務(wù)負(fù)載均衡管理，最終實(shí)現(xiàn)對兩路視頻信號同時(shí)實(shí)時(shí)采集和處理。

發(fā)表于：5/23/2011

基于FPGA的二值圖像連通域快速標(biāo)記

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發(fā)表于：5/23/2011

Lattice獨(dú)辟蹊徑收獲頗豐

Lattice一直致力于在其競爭對手相對薄弱的環(huán)節(jié)擴(kuò)展市場，而不是一味地爭奪高端FPGA市場，這樣的市場策略也讓Lattice嘗到了甜頭。近日，Lattice副總裁Douglas Hunter先生帶著這份喜悅接受了記者的專訪。

發(fā)表于：5/23/2011

基于CPLD的DSP與聲卡接口技術(shù)

使用復(fù)雜可編程邏輯器件(CPLD)可提高系統(tǒng)集成度、降低噪聲、增強(qiáng)系統(tǒng)可靠性并降低成本，同時(shí)它不僅具有電擦除特性，而且出現(xiàn)了邊緣掃描及在線編程等高級特性，因而可用于狀態(tài)機(jī)、同步、譯碼、解碼、計(jì)數(shù)、總線接口等很多方面，在信號處理領(lǐng)域的應(yīng)用也非常活躍。

發(fā)表于：5/23/2011

基于Xtensa的ASIP開發(fā)流程研究

Tensilica Xtensa體系結(jié)構(gòu)可配置、指令集可自定義處理器和Xplorer、XPRES、XEnergy等工具集大大提高了ASIP處理器開發(fā)速度，加快了針對不同應(yīng)用領(lǐng)域探索專用處理器設(shè)計(jì)空間的效率。本文重點(diǎn)敘述了借助Xtensa平臺開發(fā)ASIP時(shí)前端設(shè)計(jì)的各個(gè)步驟，此設(shè)計(jì)流程具有較強(qiáng)的借鑒價(jià)值。

發(fā)表于：5/23/2011

VHDL設(shè)計(jì)中電路優(yōu)化問題

VHDL設(shè)計(jì)是行為級設(shè)計(jì)，所帶來的問題是設(shè)計(jì)者的設(shè)計(jì)思考與電路結(jié)構(gòu)相脫節(jié)。實(shí)際設(shè)計(jì)過程中，由于每個(gè)工程師對語言規(guī)則和電路行為的理解程度不同，每個(gè)人的編程風(fēng)格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來的電路結(jié)構(gòu)更是大相徑庭。即使最終綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，但其電路的復(fù)雜程度和時(shí)延特性差別很大，甚至某些臃腫的電路還會產(chǎn)生難以預(yù)料的問題。因此，對VHDL設(shè)計(jì)中簡化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計(jì)的問題進(jìn)行深入探討，很有必要。

發(fā)表于：5/23/2011

以微控制器為中心的可配置平臺是否主導(dǎo)FPGA使用？

眾所周知，F(xiàn)PGA是通過邏輯組合來實(shí)現(xiàn)各種功能的器件，幾乎可以進(jìn)行任何類型的處理。過去五年間，為了突破傳統(tǒng)的通信及網(wǎng)絡(luò)等高端應(yīng)用市場局限，將FPGA引入更為廣闊的嵌入式領(lǐng)域，F(xiàn)PGA廠商已經(jīng)開始嘗試采用多核和硬件協(xié)處理加速技術(shù)。如今，隨著技術(shù)的進(jìn)步，很多芯片廠商開始采用硬核或軟核CPU+FPGA的模式。

發(fā)表于：5/23/2011

第二代串行RapidIO和低成本、低功耗的FPGA

DSP和網(wǎng)絡(luò)處理單元（NPU）器件，加上支持第二代串行RapidIO（SRIO）的低成本、低功耗FPGA，可以為滿足這些挑戰(zhàn)提供一個(gè)理想的平臺。

發(fā)表于：5/23/2011

多相濾波的數(shù)字相干檢波原理及FPGA實(shí)現(xiàn)

介紹一種利用帶通采樣定理及多相濾波的方式實(shí)現(xiàn)數(shù)字相干檢波的方法，由于采用數(shù)字信號處理的方式獲取I、Q基帶信號，因此具有鏡頻抑制能力強(qiáng)、線性動態(tài)范圍大、系統(tǒng)設(shè)備簡單、一致性好等優(yōu)點(diǎn)。文章主要從理論及工程實(shí)現(xiàn)兩個(gè)方面展開論述。

發(fā)表于：5/18/2011

擴(kuò)頻通信芯片STEL-2000A的FPGA實(shí)現(xiàn)

針對傳統(tǒng)集成電路(ASIC)功能固定、升級困難等缺點(diǎn)，利用FPGA實(shí)現(xiàn)了擴(kuò)頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDSIP核實(shí)現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進(jìn)行低通濾波，給出了DQPSK解調(diào)的原理和實(shí)現(xiàn)方法，推導(dǎo)出一種簡便的引入π／4固定相移的實(shí)現(xiàn)方法。采用模塊化的設(shè)計(jì)方法使用VHDL語言編寫出源程序，在VIrtex-IIPro開發(fā)板上成功實(shí)現(xiàn)了整個(gè)系統(tǒng)。測試結(jié)果表明該系統(tǒng)正確實(shí)現(xiàn)了STEL-2000A的核心功能。

發(fā)表于：5/18/2011