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短幀Turbo譯碼器的FPGA實(shí)現(xiàn)

Turbo碼雖然具有優(yōu)異的譯碼性能，但是由于其譯碼復(fù)雜度高，譯碼延時(shí)大等問(wèn)題，嚴(yán)重制約了Turbo碼在高速通信系統(tǒng)中的應(yīng)用。因此，如何設(shè)計(jì)一個(gè)簡(jiǎn)單有效的譯碼器是目前Turbo碼實(shí)用化研究的重點(diǎn)。本文主要介紹了短幀Turbo譯碼器的FPGA實(shí)現(xiàn)，并對(duì)相關(guān)參數(shù)和譯碼結(jié)構(gòu)進(jìn)行了描述。1幾種譯碼算法比較Turbo碼常見(jiàn)的幾種譯碼算法中，MAP算法[1][3]具有最優(yōu)的譯碼性能。但因其運(yùn)算過(guò)程中有較多的乘法和指數(shù)運(yùn)算，硬件實(shí)現(xiàn)很困難。簡(jiǎn)化的MAP譯碼算法是LOG-MAP算法和MAX-LOG-MAP算法，它們將大量的乘法和指數(shù)運(yùn)算轉(zhuǎn)化成了加減、比較運(yùn)算，大幅度降低了譯碼的復(fù)雜度，便于硬件實(shí)現(xiàn)。簡(jiǎn)化算法中，LOG-MAP算法性能最接近MAP算法，MAX-LOG-MAP算法次之，但由于LOG-MAP算法后面的修正項(xiàng)需要一個(gè)查找表，增加了存儲(chǔ)器的使用。所以，大多數(shù)硬件實(shí)現(xiàn)時(shí)，在滿足系統(tǒng)性能要求的情況下，MAX-LOG-MAP算法是硬件實(shí)現(xiàn)的首選。通過(guò)仿真發(fā)現(xiàn)，采用3GPP的編碼和交織方案[2]，在短幀情況下，MAX-LOG-MAP算法同樣具有較好的譯碼性能。如圖1所示，幀長(zhǎng)為128，迭代6次，BER=10-5的數(shù)量級(jí)時(shí)，MAX

發(fā)表于：5/26/2011

基于FPGA 的VGA 圖形控制器的實(shí)現(xiàn)方法

引言VGA（視頻圖形陣列）作為一種標(biāo)準(zhǔn)的顯示接口得到廣泛的應(yīng)用。利用FPGA芯片和EDA設(shè)計(jì)方法，可以因地制宜，根據(jù)用戶的特定需要，設(shè)計(jì)出針對(duì)性強(qiáng)的VGA顯示控制器，不僅能夠大大降低成本，還可以滿足生產(chǎn)實(shí)踐中不斷變化的用戶需要，產(chǎn)品的升級(jí)換代方便迅速。在本設(shè)計(jì)中采用了Altera公司的EDA軟件工具QuartusII,并以ACEX系列FPGA的器件為主實(shí)現(xiàn)硬件平臺(tái)的設(shè)計(jì)。1基于FPGA的VGA圖形控制器系統(tǒng)框圖根據(jù)自頂向下的程序設(shè)計(jì)思想，采用模塊化設(shè)計(jì)，我們對(duì)VGA圖形控制器進(jìn)行功能分離并按層次設(shè)計(jì)。利用VHDL硬件描述語(yǔ)言逐一對(duì)每個(gè)功能模塊進(jìn)行描述，并逐個(gè)通過(guò)編譯仿真，最后下載到硬件平臺(tái)調(diào)試。本設(shè)計(jì)的VGA控制器主要由以下模塊組成：VGA時(shí)序控制模塊、分頻模塊、漢字顯示模塊、圖像控制模塊、ROM讀取模塊等，如圖1所示。圖1基于FPGA的VGA圖形控制系統(tǒng)框圖2主要功能模塊設(shè)計(jì)2.1VGA時(shí)序控制模塊VGA時(shí)序控制模塊是整個(gè)顯示控制器的關(guān)鍵部分，最終的輸出信號(hào)行、場(chǎng)同步信號(hào)必須嚴(yán)格按照VGA時(shí)序標(biāo)準(zhǔn)產(chǎn)生相應(yīng)的脈沖信號(hào)。對(duì)于普通的VGA顯示器，其引出線共含5個(gè)信號(hào)：G,R,B（3基色信號(hào)）,HS（行同步信號(hào)）,

發(fā)表于：5/25/2011