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銀湖資本完成對(duì)Altera的51%股權(quán)收購

北京時(shí)間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導(dǎo)者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對(duì) Altera 51% 股權(quán)的收購，該股權(quán)原由英特爾公司持有。同時(shí)，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對(duì) Altera 未來良好發(fā)展充滿信心。

賽靈思啟動(dòng)第三屆開源硬件大賽Open HW給力中國智造

來自中國電子學(xué)會(huì)、全國大學(xué)生電子設(shè)計(jì)競賽組委會(huì)、北京工業(yè)大學(xué)、賽靈思公司及德致倫、依元素、安富利、科通、緣隆、智翔等生態(tài)合作伙伴的相關(guān)領(lǐng)導(dǎo)，還有包括清華大學(xué)、上海交大等在內(nèi)的全國各大重點(diǎn)工科院校近200多位賽靈思FPGA聯(lián)合實(shí)驗(yàn)室主任及嵌入式系統(tǒng)專家，共同出席了大賽啟動(dòng)儀式。同時(shí)出席并致辭的還有中國工程研究院院士、全國大學(xué)生電子設(shè)計(jì)競賽組委會(huì)主任王越院士。

發(fā)表于：5/30/2011

基于復(fù)數(shù)浮點(diǎn)運(yùn)算的協(xié)方差矩陣的FPGA實(shí)現(xiàn)

協(xié)方差矩陣的計(jì)算是信號(hào)處理領(lǐng)域的典型運(yùn)算，是實(shí)現(xiàn)多級(jí)嵌套維納濾波器、空間譜估計(jì)、相干源個(gè)數(shù)估計(jì)以及仿射不變量模式識(shí)別的關(guān)鍵部分，廣泛應(yīng)用于雷達(dá)、聲吶、數(shù)字圖像處理等領(lǐng)域。采用FPGA(Field Programmable Gate Array)可以提高該類數(shù)字信號(hào)處理運(yùn)算的實(shí)時(shí)性，是算法工程化的重要環(huán)節(jié)。但是FPGA不適宜對(duì)浮點(diǎn)數(shù)的處理，對(duì)復(fù)雜的不規(guī)則計(jì)算開發(fā)起來也比較困難。故目前國內(nèi)外協(xié)方差運(yùn)算的FPGA實(shí)現(xiàn)都是采用定點(diǎn)運(yùn)算方式。

發(fā)表于：5/27/2011

基于麥克風(fēng)陣列聲源定位系統(tǒng)的FPGA實(shí)現(xiàn)

論述了基于麥克風(fēng)陣列的聲源定位技術(shù)的基本原理，給出了利用FPGA實(shí)現(xiàn)系統(tǒng)各模塊的設(shè)計(jì)方法。重點(diǎn)介紹了其原理和模塊的電路實(shí)現(xiàn)，給出的基于FPGA設(shè)計(jì)實(shí)驗(yàn)結(jié)果表明，系統(tǒng)最大限度發(fā)揮了FPGA的優(yōu)勢(shì)、簡化了系統(tǒng)設(shè)計(jì)、縮短了設(shè)計(jì)周期、符合設(shè)計(jì)要求。

發(fā)表于：5/27/2011

FSK／PSK調(diào)制的FPGA實(shí)現(xiàn)

基于DDS和VHDL硬件描述技術(shù)，采用大規(guī)?？删幊涕T陣列FPGA，實(shí)現(xiàn)了FSK和PSK數(shù)字調(diào)制。介紹了m偽隨機(jī)基帶碼元發(fā)生器、跳變檢測(cè)器和DDS信號(hào)發(fā)生等模塊。系統(tǒng)參數(shù)易修改、可移植性強(qiáng)、性能穩(wěn)定。

發(fā)表于：5/27/2011

CPLD的DSP多SPI端口通信設(shè)計(jì)

SPI通信方式具有硬件連接簡單、使用方便等優(yōu)點(diǎn)，應(yīng)用廣泛。采取硬件和軟件相結(jié)合的措施，可以確保SPI通信中數(shù)據(jù)流的同步，實(shí)現(xiàn)可靠通信。本文給出了DSP多SPI端口通信的設(shè)計(jì)與實(shí)現(xiàn)過程，討論了其中的關(guān)鍵技術(shù)問題。SPI多端口通信方法基于CPLD實(shí)現(xiàn)，易移植，易于實(shí)現(xiàn)功能擴(kuò)展，可廣泛應(yīng)用于各種采用SPI通信方式的自動(dòng)化裝置。

發(fā)表于：5/27/2011

張忠謀：臺(tái)灣半導(dǎo)體教父的“極限制造”

如果"臺(tái)灣半導(dǎo)體教父"張忠謀沒有在1987年創(chuàng)立臺(tái)積電，至今可能仍是如此。"在這二三十年的半導(dǎo)體時(shí)代中，張忠謀的地位無人能及。"

發(fā)表于：5/26/2011

WIMAX LDPC碼譯碼器的FPGA實(shí)現(xiàn)

設(shè)計(jì)了基于TDMP-NMS算法的碼率碼長可配置LDPC碼譯碼器，支持WIMAX標(biāo)準(zhǔn)LDPC碼的譯碼。通過插入最短的額外時(shí)鐘周期，使得更新后的節(jié)點(diǎn)信息得到了及時(shí)利用。采用一種工作于增量模式的基于填充算法的桶形移位寄存器結(jié)構(gòu)，實(shí)現(xiàn)了對(duì)該標(biāo)準(zhǔn)中576、768、1152、2304 4種碼長LDPC 碼譯碼的支持。結(jié)果表明所設(shè)計(jì)的譯碼器完全能滿足WIMAX標(biāo)準(zhǔn)對(duì)數(shù)據(jù)吞吐率的要求。

發(fā)表于：5/26/2011

一種改進(jìn)型surendra背景更新算法的FPGA實(shí)現(xiàn)

針對(duì)現(xiàn)有的動(dòng)態(tài)背景提取運(yùn)動(dòng)目標(biāo)物體算法復(fù)雜且難以在硬件上實(shí)現(xiàn)的問題，研究了改進(jìn)型surendra背景更新算法原理的特點(diǎn)，提出了改進(jìn)型surendra背景更新算法的硬件結(jié)構(gòu)，并對(duì)硬件結(jié)構(gòu)進(jìn)行綜合、仿真后，在FPGA芯片上實(shí)現(xiàn)。

發(fā)表于：5/26/2011

SpringSoft推出新產(chǎn)品PROTOLINK PROBE VISUALIZER 加速 FPGA 原型板的驗(yàn)證工作

SpringSoft今天發(fā)表ProtoLink? Probe Visualizer，這款產(chǎn)品能夠大幅提升設(shè)計(jì)能見度，同時(shí)簡化FPGA 原型板的偵錯(cuò)工作。新推出的Probe Visualizer 采用創(chuàng)新的專利互連技術(shù)與軟件自動(dòng)增強(qiáng)功能，搭配領(lǐng)先業(yè)界的Verdi? HDL 偵錯(cuò)平臺(tái)，不僅能夠縮短預(yù)制或定制設(shè)計(jì)原型板的驗(yàn)證時(shí)間，還能夠提高FPGA 原型板的投資回報(bào)率而將其運(yùn)用在系統(tǒng)芯片(SoC)設(shè)計(jì)的早期檢驗(yàn)階段。

發(fā)表于：5/26/2011

短幀Turbo譯碼器的FPGA實(shí)現(xiàn)

Turbo碼雖然具有優(yōu)異的譯碼性能，但是由于其譯碼復(fù)雜度高，譯碼延時(shí)大等問題，嚴(yán)重制約了Turbo碼在高速通信系統(tǒng)中的應(yīng)用。因此，如何設(shè)計(jì)一個(gè)簡單有效的譯碼器是目前Turbo碼實(shí)用化研究的重點(diǎn)。本文主要介紹了短幀Turbo譯碼器的FPGA實(shí)現(xiàn)，并對(duì)相關(guān)參數(shù)和譯碼結(jié)構(gòu)進(jìn)行了描述。1幾種譯碼算法比較Turbo碼常見的幾種譯碼算法中，MAP算法[1][3]具有最優(yōu)的譯碼性能。但因其運(yùn)算過程中有較多的乘法和指數(shù)運(yùn)算，硬件實(shí)現(xiàn)很困難。簡化的MAP譯碼算法是LOG-MAP算法和MAX-LOG-MAP算法，它們將大量的乘法和指數(shù)運(yùn)算轉(zhuǎn)化成了加減、比較運(yùn)算，大幅度降低了譯碼的復(fù)雜度，便于硬件實(shí)現(xiàn)。簡化算法中，LOG-MAP算法性能最接近MAP算法，MAX-LOG-MAP算法次之，但由于LOG-MAP算法后面的修正項(xiàng)需要一個(gè)查找表，增加了存儲(chǔ)器的使用。所以，大多數(shù)硬件實(shí)現(xiàn)時(shí)，在滿足系統(tǒng)性能要求的情況下，MAX-LOG-MAP算法是硬件實(shí)現(xiàn)的首選。通過仿真發(fā)現(xiàn)，采用3GPP的編碼和交織方案[2]，在短幀情況下，MAX-LOG-MAP算法同樣具有較好的譯碼性能。如圖1所示，幀長為128，迭代6次，BER=10-5的數(shù)量級(jí)時(shí)，MAX

發(fā)表于：5/26/2011