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銀湖資本完成對Altera的51%股權(quán)收購

銀湖資本完成對Altera的51%股權(quán)收購

北京時間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導(dǎo)者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權(quán)的收購，該股權(quán)原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對 Altera 未來良好發(fā)展充滿信心。

基于FPGA的FFT算法硬件實(shí)現(xiàn)

設(shè)計(jì)了一種基于FPGA的1024點(diǎn)16位FFT算法，采用了基4蝶形算法和流水線處理方式，提高了系統(tǒng)的處理速度，改善了系統(tǒng)的性能。提出了先進(jìn)行前一級4點(diǎn)蝶形運(yùn)算，再進(jìn)行本級與旋轉(zhuǎn)因子復(fù)乘運(yùn)算的結(jié)構(gòu)。合理地利用了硬件資源。對系統(tǒng)劃分的各個模塊使用VerilogHDL進(jìn)行編碼設(shè)計(jì)。對整個系統(tǒng)整合后的代碼進(jìn)行功能驗(yàn)證之后，采用QuartusⅡ與Matlab進(jìn)行聯(lián)合仿真，其結(jié)果是一致的。該系統(tǒng)既有DSP器件實(shí)現(xiàn)的靈活性又有專用FFT芯片實(shí)現(xiàn)的高速數(shù)據(jù)吞吐能力，在數(shù)字信號處理領(lǐng)域有廣泛應(yīng)用。

發(fā)表于：4/28/2011

手把手課堂:Xilinx FPGA設(shè)計(jì)時序約束指南

作為賽靈思用戶論壇的定期訪客，我注意到新用戶往往對時序收斂以及如何使用時序約束來達(dá)到時序收斂感到困惑。為幫助 FPGA設(shè)計(jì)新手實(shí)現(xiàn)時序收斂，讓我們來深入了解時序約束以及如何利用時序約束實(shí)現(xiàn)FPGA 設(shè)計(jì)的最優(yōu)結(jié)果。

發(fā)表于：4/28/2011

FPGA/CPLD設(shè)計(jì)思想與技巧

本文討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD邏輯設(shè)計(jì)的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計(jì)思想能在FPGA/CPLD設(shè)計(jì)工作中取得事半功倍的效果。

發(fā)表于：4/28/2011

賽靈思點(diǎn)燃下一波廣播行業(yè)創(chuàng)新潮流，提供全新 10 Gbps IP視頻和實(shí)時視頻引擎功能

2011 年 4 月 27 日，中國北京——全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）在 2011 年 NAB（美國廣播電視設(shè)備展）上發(fā)布實(shí)時廣播視頻引擎目標(biāo)設(shè)計(jì)平臺和 SMPTE2022 IP 核心，用以加速高質(zhì)量視頻處理硬件的開發(fā)，并通過互聯(lián)網(wǎng)協(xié)議以高達(dá) 10 Gbps 的速率交付這些視頻。以Virtex?-6 或 Spartan?-6 FPGA 廣播連接套件為基礎(chǔ)，可先通過該套件的連接性將視頻帶入 FPGA，然后創(chuàng)建視頻管線算法，賽靈思的最新廣播產(chǎn)品能持續(xù)提高視頻質(zhì)量，同時滿足在 IP 網(wǎng)絡(luò)中輸送未經(jīng)壓縮的 HD、3D 和 4K 視頻流的要求。

發(fā)表于：4/27/2011

萊迪思MachXO2 PICO開發(fā)套件簡化了消費(fèi)電子應(yīng)用的設(shè)計(jì)

萊迪思半導(dǎo)體公司（NASDAQ: LSCC）今日宣布即可獲取新的29美元的MachXO2? Pico開發(fā)套件，可用于低功耗，空間受限的消費(fèi)電子設(shè)計(jì)的樣機(jī)研制。采用嵌入式閃存技術(shù)的低功耗65納米工藝的MachXO2器件為低密度PLD設(shè)計(jì)人員提供了在單個器件中前所未有的低成本，低功耗和高系統(tǒng)集成的特性。這些器件是低功耗應(yīng)用的理想選擇，如智能手機(jī)、移動計(jì)算、GPS設(shè)備和數(shù)碼相機(jī)，以及在終端市場的控制PLD的應(yīng)用，如電信基礎(chǔ)設(shè)施、計(jì)算，高端產(chǎn)業(yè)和高端醫(yī)療設(shè)備。

發(fā)表于：4/27/2011

FPGA的TCP／IP通信協(xié)議與Matlab通信系統(tǒng)研究

Matlab是美國MathWorks公司提供的商業(yè)數(shù)學(xué)仿真軟件，其中Simulink是Matlab中的一種可視化仿真工具，是一種基于框圖的設(shè)計(jì)環(huán)境，可以實(shí)現(xiàn)數(shù)據(jù)的仿真和處理，它提供了一種快速、直接明了的方式，用戶可以實(shí)時看到系統(tǒng)的仿真結(jié)果并且進(jìn)行相應(yīng)的數(shù)據(jù)處理。基于以上事實(shí)，本文提出了基于FPGA的嵌入式以太網(wǎng)與Matlab通信系統(tǒng)的設(shè)計(jì)和研究，采用Xilinx公司的MicroBlaze嵌入式微處理器軟核，利用它和相應(yīng)外設(shè)IP核一起完成SOPC的設(shè)計(jì)并且完成與Simulink數(shù)據(jù)的傳輸，最后動態(tài)顯示以太網(wǎng)傳輸?shù)臄?shù)據(jù)。

發(fā)表于：4/27/2011

基于單片機(jī)和FPGA 的人機(jī)交互系統(tǒng)的設(shè)計(jì)

在儀器儀表電路中，人機(jī)交互界面是必不可少的環(huán)節(jié)。為了解決單純采用單片機(jī)制作的系統(tǒng)功耗高、速度慢、電路結(jié)構(gòu)繁瑣的問題，同時為了發(fā)揮出單片機(jī)的靈活性和FPGA 的高速性，系統(tǒng)采用C8051F020 單片機(jī)和CycloneⅡFPGA 作為系統(tǒng)核心，設(shè)計(jì)實(shí)現(xiàn)了鍵盤、LCD 等人機(jī)交互功能，同時預(yù)留了部分I/O 接口作為擴(kuò)展接口使用。采用FPGA 掃描鍵盤可以極大程度地節(jié)省單片機(jī)的資源，利用單片機(jī)和FPGA 共同控制LCD 可以更好地體現(xiàn)出人機(jī)交互的特色。

發(fā)表于：4/27/2011

數(shù)字控制振蕩器(NCO)的FPGA實(shí)現(xiàn)

介紹了NCO數(shù)字控制振蕩器的工作原理，詳細(xì)分析了數(shù)控振蕩器的性能指標(biāo)和其在FPGA中的實(shí)現(xiàn)方法，最后給出了新設(shè)計(jì)的數(shù)控振蕩器在QUARTUSII中的仿真結(jié)果。

發(fā)表于：4/27/2011

SANDISK宣布推出全球最小、最先進(jìn)的19納米工藝制造技術(shù)

?行業(yè)領(lǐng)先的19nm 64-gigabit X2存儲芯片；全球最小的NAND閃存芯片 ?計(jì)劃于2011年下半年開始量產(chǎn)

發(fā)表于：4/26/2011

基于點(diǎn)判決域的多模盲均衡算法及其FPGA實(shí)現(xiàn)

恒模算法無法克服信號的相位失真問題，且穩(wěn)態(tài)誤差大；修正恒模算法可以恢復(fù)信號相位，但均衡器收斂后，穩(wěn)態(tài)誤差依然很大。針對這一問題，提出一種基于點(diǎn)域判決的多模盲均衡算法，算法利用信號的判決值，在不增加設(shè)備復(fù)雜性的前提下，可以降低均衡器的穩(wěn)態(tài)誤差。給出了多模算法的FPGA設(shè)計(jì)方案，基于Xilinx公司的ISE設(shè)計(jì)平臺，在Modelsim中進(jìn)行了時序仿真分析，并和MATLAB仿真進(jìn)行了比較。實(shí)驗(yàn)結(jié)果表明盲均衡器可以克服信號的幅度和相位失真，并且具有穩(wěn)態(tài)誤差低的優(yōu)勢。

發(fā)表于：4/26/2011