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基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號(hào)轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號(hào)轉(zhuǎn)換為RGB數(shù)字視頻信號(hào)，并且與數(shù)字圖像信號(hào)疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。

基于動(dòng)態(tài)可重構(gòu)FPGA的容錯(cuò)技術(shù)研究

文章對(duì)基于FPGA的動(dòng)態(tài)可重構(gòu)技術(shù)在容錯(cuò)領(lǐng)域的應(yīng)用進(jìn)行了研究。針對(duì)重構(gòu)文件的大小，動(dòng)態(tài)容錯(cuò)時(shí)隙的長短、資源利用率、實(shí)現(xiàn)的復(fù)雜性、模塊間通信方式、冗余資源的比例與布局等方面的問題分析了一些方法的優(yōu)缺點(diǎn)，針對(duì)突出的問題，提出了一種基于算法和資源多級(jí)分塊的容錯(cuò)方法，可以在不影響系統(tǒng)工作的情況下完成基于動(dòng)態(tài)重構(gòu)的容錯(cuò)。這種方法結(jié)構(gòu)簡單，多項(xiàng)參數(shù)可以選擇，尤其是粒度的可變性。冗余資源比例較低，重構(gòu)時(shí)沒有對(duì)模塊外進(jìn)行布線的要求，不會(huì)因重構(gòu)造成延遲而降低系統(tǒng)的工作頻率。

發(fā)表于：4/21/2011

SoC FPGA上的策略考慮

　業(yè)界集成FPGA和CPU系統(tǒng)在第一個(gè)十年發(fā)展中既有成功也有失敗。最初的SoC FPGA在商業(yè)上并不是很成功 (2)，而 FPGA 中的軟核 CPU 得到了廣泛應(yīng)用 (3)，這表明市場對(duì)FPGA和CPU技術(shù)集成有基本的需求。各種新的因素改變了業(yè)界環(huán)境，導(dǎo)致關(guān)鍵點(diǎn)的出現(xiàn)，SoC FPGA將在市場上獲得非常廣泛的應(yīng)用。

發(fā)表于：4/21/2011

開放核協(xié)議—IP核在SoC設(shè)計(jì)中的接口技術(shù)

隨著半導(dǎo)體技術(shù)的發(fā)展,深亞微米工藝加工技術(shù)允許開發(fā)上百萬門級(jí)的單芯片，已能夠?qū)⑾到y(tǒng)級(jí)設(shè)計(jì)集成到單個(gè)芯片中即實(shí)現(xiàn)片上系統(tǒng)SoC。IP核的復(fù)用是SoC設(shè)計(jì)的關(guān)鍵，但困難在于缺乏IP核與系統(tǒng)的接口標(biāo)準(zhǔn)，因此，開發(fā)統(tǒng)一的IP核接口標(biāo)準(zhǔn)對(duì)提高IP核的復(fù)用意義重大。本文簡單介紹IP核概念，然后從接口標(biāo)準(zhǔn)的角度討論在SoC設(shè)計(jì)中提高IP核的復(fù)用度，從而簡化系統(tǒng)設(shè)計(jì)和驗(yàn)證的方法，主要討論OCP(開放核協(xié)議)。

發(fā)表于：4/21/2011

關(guān)于quartus生成IP核的仿真出錯(cuò)問題的解決

quartus的IP可以直接拿來用的，大大節(jié)省了開發(fā)時(shí)間，而且其代碼是絕對(duì)優(yōu)化的。

發(fā)表于：4/21/2011

基于PSoC3和PSoC5的嵌入式數(shù)字濾波技術(shù)

　帶模數(shù)前端的低成本微控制器近年來得到迅速推廣，人們通常稱之為“混合信號(hào)微控制器”。當(dāng)然，賽普拉斯的 PSoC3 和新近推出的PSoC5 器件集成了強(qiáng)大的CPU 和業(yè)界領(lǐng)先的ADC，其性能可超過分離式外部轉(zhuǎn)換器。不過，PSoC3 和 PSoC5并不僅僅是一般的混合信號(hào)微控制器。傳統(tǒng)設(shè)備當(dāng)然可以將外部模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。數(shù)據(jù)采集進(jìn)程并不是全部目的之所在，它只是通過數(shù)據(jù)采集提取所采集數(shù)據(jù)背后含義并確定如何處理數(shù)據(jù)的一種方式。如果提取含義所需的信號(hào)處理工作量非常大的話，就會(huì)對(duì)固件工程師構(gòu)成挑戰(zhàn)，因?yàn)檫@種提取工作要與一般性工作任務(wù)使用相同的處理器，而處理器在支持終端設(shè)備所需的一般性任務(wù)之外還要完成新的工作任務(wù)。

發(fā)表于：4/21/2011

采樣率變換器的多相表示結(jié)構(gòu)FPGA實(shí)現(xiàn)

FPGA是實(shí)現(xiàn)數(shù)字信號(hào)處理的一種高效手段。在實(shí)現(xiàn)高帶寬信號(hào)處理領(lǐng)域，F(xiàn)PGA技術(shù)可以通過一個(gè)芯片上的多級(jí)運(yùn)算單元來獲得比通用DSP芯片更高的運(yùn)算速度[2]。由于采樣率變換能用一種并行的方法實(shí)現(xiàn)，使用FPGA來實(shí)現(xiàn)就可以利用其硬件本身的并行性得到較高的效率。

發(fā)表于：4/21/2011

基于1553B總線協(xié)議的解碼器設(shè)計(jì)和FPGA實(shí)現(xiàn)

文章通過對(duì)1553B總線協(xié)議的研究，結(jié)合現(xiàn)代EDA技術(shù)，介紹了一種使用現(xiàn)場可編程邏輯器件(FPGA)設(shè)計(jì)1553B,總線協(xié)議用的manches-ter II型碼解碼器的方法。通過采用Verilog HDL硬件描述語言和原理圖混合輸入法，使設(shè)計(jì)簡潔有效。通過OuartusII開發(fā)軟件對(duì)設(shè)計(jì)進(jìn)行了時(shí)序約束和分析，最后給出了時(shí)序仿真圖，從而證明了這種設(shè)計(jì)是可行和可靠的。

發(fā)表于：4/21/2011

基于FPGA的小數(shù)分頻器的實(shí)現(xiàn)

本文利用VerilogHDL硬件描述語言的設(shè)計(jì)方式，通過ModelSimSE開發(fā)軟件進(jìn)行仿真，設(shè)計(jì)基于FPGA的雙模前置小數(shù)分頻器。隨著超大規(guī)模集成電路的發(fā)展，利用FPGA小數(shù)分頻合成技術(shù)解決了單環(huán)數(shù)字頻率合成器中高鑒相頻率與小頻間隔之間的矛盾。

發(fā)表于：4/21/2011

從成本和技術(shù)角度看高通28nm產(chǎn)品HKMG工藝

下一代移動(dòng)微處理器krait產(chǎn)品系列，這款新產(chǎn)品由于較早地采用了28nm制程，因此引起了各方的注意。不過，與大家的期望相反，不久前高通曾經(jīng)在IDEM大會(huì)上表示其大部分28nm制程的產(chǎn)品并不會(huì)采用當(dāng)今最先進(jìn)的HKMG（金屬柵極+高介電常數(shù)絕緣層（High-k）柵結(jié)構(gòu)）工藝制作，而是仍采用較為傳統(tǒng)的多晶硅柵+氮氧化硅絕緣層（poly/SiON）的柵極結(jié)構(gòu)。

發(fā)表于：4/21/2011

基于DSP/FPGA的超高速跳頻系統(tǒng)基帶設(shè)計(jì)與實(shí)現(xiàn)

介紹某超高速跳頻通信系統(tǒng)基帶部分的設(shè)計(jì)與實(shí)現(xiàn)，該系統(tǒng)選用2FSK調(diào)制方式，并選擇合適跳頻頻帶以抑制鏡像頻率；討論了跳頻器、跳頻序列、快速位同步以及跳頻圖案同步以及跳頻信號(hào)解調(diào)等跳頻通信系統(tǒng)的關(guān)鍵技術(shù)，給出了基于DSP和FPGA的發(fā)射/接收系統(tǒng)的詳細(xì)軟/硬件架構(gòu)設(shè)計(jì)及關(guān)鍵核心模塊的設(shè)計(jì)方案，最后給出系統(tǒng)的實(shí)測結(jié)果。

發(fā)表于：4/21/2011