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AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

基于VHDL和FPGA的多種分頻的實(shí)現(xiàn)方法

分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的基本電路，根據(jù)不同設(shè)計(jì)的需要，我們會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等，有時(shí)要求等占空比，有時(shí)要求非等占空比。在同一個(gè)設(shè)計(jì)中有時(shí)要求多種形式的分頻。通常由計(jì)數(shù)器或計(jì)數(shù)器的級聯(lián)構(gòu)成各種形式的偶數(shù)分頻及非等占空比的奇數(shù)分頻，實(shí)現(xiàn)較為簡單。但對半整數(shù)分頻及等占空比的奇數(shù)分頻實(shí)現(xiàn)較為困難。本文利用VHDL硬件描述語言，通過QuartusⅡ3.0開發(fā)平臺(tái)，使用Altera公司的FPGA，設(shè)計(jì)了一種能夠滿足上述各種要求的較為通用的分頻器。

發(fā)表于：4/21/2011

基于中檔FPGA多相濾波器的設(shè)計(jì)實(shí)現(xiàn)

所有這一切都意味著，多相基于濾波器的抽取器、內(nèi)插器和重采樣功能是非常適合用更小的中檔FPGA來實(shí)現(xiàn)，如Lattice半導(dǎo)體公司的擁有SERDES功能的LatticeECP3系列，它具有高性能的sysDSP模塊。它的特點(diǎn)是有dual-slice結(jié)構(gòu)，具有級聯(lián)/鏈接DSP slice和模塊的功能，增強(qiáng)的DSP指令集使LatticeECP3系列能夠引人注目地用于范圍廣泛的數(shù)字信號(hào)處理的應(yīng)用，包括那些需要傳統(tǒng)的FIR和基于多相的濾波功能。

發(fā)表于：4/21/2011

基于FPGA和DDS技術(shù)的軟件無線電可控?cái)?shù)字調(diào)制器的設(shè)計(jì)

基于此，本系統(tǒng)在分析數(shù)字調(diào)制技術(shù)和DDS原理的基礎(chǔ)上，詳述了一種基于FPGA的DSP技術(shù)和DDS技術(shù)的適合于軟件無線電使用的可控?cái)?shù)字調(diào)制器的設(shè)計(jì)過程，并在系統(tǒng)中進(jìn)行了功能驗(yàn)證。此調(diào)制器以FPGA硬件平臺(tái)為核心，可實(shí)現(xiàn)ASK，F(xiàn)SK，PSK，QAM等調(diào)制方式，靈活性強(qiáng)。

發(fā)表于：4/20/2011

基于CPLD的字符疊加器的設(shè)計(jì)

本文提出一種基于CPLD的簡易字符疊加器，具有成本低、抗干擾性能好等特點(diǎn)，適用于視頻監(jiān)控。由于采用了CPLD器件，增強(qiáng)了系統(tǒng)集成度和設(shè)計(jì)靈活性。

發(fā)表于：4/20/2011

基于EPM7128SLC84-15 CPLD的LED點(diǎn)陣顯示控制器

現(xiàn)場可編程器件(FPGA和CPLD)等ISP器件無須編程器，利用器件廠商提供的編程套件，采用自頂而下的模塊化設(shè)計(jì)方法，使用原理圖或硬件描述語言(VHDL)等方法來描述電路邏輯關(guān)系，可直接對安裝在目標(biāo)板上的器件編程。它易學(xué)、易用、簡化了系統(tǒng)設(shè)計(jì)，減小了系統(tǒng)規(guī)模，縮短設(shè)計(jì)周期，降低了生產(chǎn)設(shè)計(jì)成本，從而給電子產(chǎn)品的設(shè)計(jì)和生產(chǎn)帶來了革命性的變化。　　1、系統(tǒng)結(jié)構(gòu)及工作原理　　LED點(diǎn)陣顯示控制的傳統(tǒng)方式是采用單片機(jī)或系統(tǒng)機(jī)作為CPU來實(shí)現(xiàn)，當(dāng)系統(tǒng)顯示的信息比較多時(shí)，由于單片機(jī)的輸入/輸出端口(I/O)有限，采用此方式的成本將大大增加，系統(tǒng)和程序的設(shè)計(jì)難度也急劇增加;而且，當(dāng)系統(tǒng)完成后修改、改變顯示方式或擴(kuò)展時(shí)，所需改動(dòng)的地方比較大，甚至有可能需要重新設(shè)計(jì);另外，在以顯示為主的系統(tǒng)中，單片機(jī)的運(yùn)算和控制等主要功能的利用率很低，單片機(jī)的優(yōu)勢得不到發(fā)揮，相當(dāng)于很大得資源浪費(fèi)。如果采用現(xiàn)場可編程邏輯器件作為CPU來設(shè)計(jì)控制器，選擇合適的器件，利用器件豐富的I/O口、內(nèi)部邏輯和連線資源，采用自頂而下的模塊化設(shè)計(jì)方法，可以方便地設(shè)計(jì)整個(gè)顯示系統(tǒng)?！　∮捎赑LD器件的外圍器件很少，且可以利用PLD的編程端口(可復(fù)用)進(jìn)行在系統(tǒng)編

發(fā)表于：4/20/2011

根升余弦脈沖成形濾波器FPGA實(shí)現(xiàn)

文中所述的基于電路分割技術(shù)的查表法，實(shí)現(xiàn)通信系統(tǒng)發(fā)送端根升余弦滾降成形濾波器的FPGA實(shí)現(xiàn)方法簡單可行，且當(dāng)截?cái)啻a元數(shù)目增多時(shí)或碼內(nèi)樣點(diǎn)數(shù)目增加時(shí)，僅通過改變地址移位寄存器的長度或計(jì)數(shù)器的長度與ROM的長度即可，不至于使電路的復(fù)雜度成倍增加。

發(fā)表于：4/20/2011

用插值查找表實(shí)現(xiàn)FPGA的DSP功能

我們是否能夠提供一款其功能可滿足客戶所有獨(dú)特設(shè)計(jì)要求的DSP內(nèi)核。有時(shí)候內(nèi)核會(huì)太大，太小或者不夠快。有時(shí)，我們會(huì)開發(fā)一款能確切滿足客戶需求的內(nèi)核，并迅速以CORE GeneratorTM商標(biāo)推出。不過即便在這種情況下，客戶仍然想要一套特定的DSP功能，而且刻不容緩。在這些情況下，我常常建議他們使用我們器件中的插值查找表來定制他們的DSP功能。

發(fā)表于：4/20/2011

基于FIash和JTAG接口的FPGA多配置系統(tǒng)

本文分析了各種傳輸協(xié)議接口以及System ACE多配置解決方案的優(yōu)缺點(diǎn)，根據(jù)實(shí)際應(yīng)用需求，提出了一種基于大容量NOR Flash并利用JTAG接口完成配置碼流下載的FPGA多配置系統(tǒng)解決方案。本系統(tǒng)采用Flash存儲(chǔ)器替代配置用PROM或CF卡，節(jié)省了硬件成本和空間，且理論上可以支持不限數(shù)量的配置文件切換，對FPGA的配置速度也達(dá)到了System ACE方案的3倍以上。

發(fā)表于：4/20/2011

寬帶數(shù)字信道化接收機(jī)的FPGA實(shí)現(xiàn)

摘要：為解決現(xiàn)代電子戰(zhàn)對接收機(jī)處理帶寬寬、靈敏度高及實(shí)時(shí)性處理的要求，提出一種數(shù)字信道化接收機(jī)的設(shè)計(jì)方法。在推導(dǎo)高效信道化接收機(jī)模型的基礎(chǔ)上，采用多相濾波器結(jié)構(gòu)實(shí)現(xiàn)的數(shù)字信道化接收機(jī)。該接收機(jī)利用超高

發(fā)表于：4/20/2011

基于CPLD的編碼器解碼接口、PWM輸出方案及其在運(yùn)動(dòng)控制卡和伺服驅(qū)動(dòng)器中的應(yīng)用

SM2100是一個(gè)基于CPLD的編碼器解碼接口SOPC（系統(tǒng)在可編程芯片上）芯片方案，她主要提供了1-4路ABZ相編碼器信號(hào)的解碼及PWM輸出功能，用于對實(shí)際位置的判斷與反饋，她的高性價(jià)比特點(diǎn)非常適合應(yīng)用于現(xiàn)階段我國數(shù)控設(shè)備中。

發(fā)表于：4/20/2011