頭條 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新資訊 FPGA在数字式心率计中的电路组成及工作原理 心率计在数字式心率计的基础上，采用FPGA和VHDL语言实现，减少了元器件使用数量，提高了测量精度和可靠性。该电路能够实时采集并测量人体心跳的瞬时和平均心跳速率，判断并显示心率状态（即心跳是否正常、是否过快或过慢、是否有心率不齐现象）。如果心率过快或过慢或者有心率不齐现象，那么将用不同颜色发光管进行闪烁报警显示。 發(fā)表于：2011/4/22 针对FPGA优化的高分辨率时间数字转换阵列电路 介绍一种针对FPGA优化的时间数字转换阵列电路。利用FPGA片上锁相环对全局时钟进行倍频与移相，通过时钟状态译码的方法解决了FPGA中延迟的不确定性问题，完成时间数字转换的功能。在Altera公司的FPGA上验证表明，本时间数字转换阵列可达1.73 ns的时间分辨率。转换阵列具有占用资源少，可重用性高，可以作为IP核方便地移植到其他设计中。 發(fā)表于：2011/4/21 莱迪思半导体公司宣布推出适用于具有可配置SERDES的FPGA的最低成本的设计平台 莱迪思半导体公司（NASDAQ: LSCC）今日宣布推出新的LatticeECP3™Versa开发套件，这对在各种市场中开发前沿应用是非常理想的，诸如工业网络、工业自动化、计算、医疗设备、国防和消费电子产品。低成本的LatticeECP3Versa开发套件现在的促销价只有99美元。 發(fā)表于：2011/4/21 台积电首推智能机平板电脑芯片新工艺 台积电在近日举行的台积电2011技术研讨会上推出了业界首个专为智能手机、平板电脑芯片优化的制程工艺。... 發(fā)表于：2011/4/21 基于Xilinx Spartan系列FPGA的数字示波器图文显示系统的软硬件设计 本文是基于FPGA的数字示波器图文显示系统的硬件/软件的设计思路和设计方案。此系统设计完成后，测试表明系统可以将相应的图形文字显示出来，显示的图形和文字与预期的基本一致。该设计满足了系统的需要，更重要的是具有很强的灵活性和可控性，同时使显示更加高速度快捷，具有非常广阔的应用前景。 發(fā)表于：2011/4/21 RS编码器的优化设计及FPGA实现 引言Reed-Solomon码首先是由Reed和Solomon两人于1960年提出来的，简称为RS码。这是一类具有很强纠错能力的多进制BCH码，既能纠正随机错误，也能纠正突发错误，也是一类典型的代数几何码。RS码一直以来都是国际通信领域研究的热点之一。本文以战术军用通信系统的首选码RS(31，15)码为例，对生成多项式进行了优化，并采用查表法的原理极大地提高了编码器运算数据的能力，缩短了运算周期，最终利用VHDL语言编译，在FPGA中实现，得到了正确的RS编译码。1RS编码原理能纠正t个错误的RS(n，k)码具有如下特性：码长：n=2m-1符号或m(2m-1)比特;信息码元数：k=n-2t符号或mk比特;监督码元数：n-k=2t符号或m(n-k)比特;最小距离：d=2t+1=n-k-1符号或m(n-k+1)比特;最小距离为d的本原RS码的生成多项式一般为：令信息元多项式为：监督多项式为：则码多项式为：式中：Q(x)是g(x)整除C(x)所得的商式。所有这些原理都与二进制循环码一样，不同的仅在于运算方法。对于二进制码，码多项式各项系数只能取0或1，多项式的加减乘除是模二运算，是定义在GF(2)域上的多项式。现在 發(fā)表于：2011/4/21 ST推出基于SOI基板的0.16μmBCD工艺制造芯片 意法合资的意法半导体（ST Microelectronics）宣布，该公司验证了计划用于医疗器械及混合动力车和电动汽车充电器的“超低”功耗芯片用工艺技术。该技术由名为SmartPM（Smart Power Management in Home and Health）的欧洲联盟开发。 發(fā)表于：2011/4/21 全景图像实时展开在FPGA上的实现 全景摄像机可以使用一个摄像头获取周围360°的环境信息，与以往的多摄像机获取方法相比大大节省了硬件资源，并且在还原全景图时避免了多画面拼接产生的“鬼影”问题。但由于反射式全景摄像机获取的画面为极坐标视图，为适应人眼观察习惯需要对其进行展开。本文在FPGA上实现了对反射式全景图像的实时展开，在27MHz系统时钟的驱动，生成122万像素的展开图像达到了21.97fps的帧速。 發(fā)表于：2011/4/21 基于动态可重构FPGA的容错技术研究 文章对基于FPGA的动态可重构技术在容错领域的应用进行了研究。针对重构文件的大小，动态容错时隙的长短、资源利用率、实现的复杂性、模块间通信方式、冗余资源的比例与布局等方面的问题分析了一些方法的优缺点，针对突出的问题，提出了一种基于算法和资源多级分块的容错方法，可以在不影响系统工作的情况下完成基于动态重构的容错。这种方法结构简单，多项参数可以选择，尤其是粒度的可变性。冗余资源比例较低，重构时没有对模块外进行布线的要求，不会因重构造成延迟而降低系统的工作频率。 發(fā)表于：2011/4/21 SoC FPGA上的策略考虑 业界集成FPGA和CPU系统在第一个十年发展中既有成功也有失败。最初的SoC FPGA在商业上并不是很成功 (2)，而 FPGA 中的软核 CPU 得到了广泛应用 (3)，这表明市场对FPGA和CPU技术集成有基本的需求。各种新的因素改变了业界环境，导致关键点的出现，SoC FPGA将在市场上获得非常广泛的应用。 發(fā)表于：2011/4/21 <…406407408409410411412413414415…>
