0 引 言
    在實際的應(yīng)用中，為了保護現(xiàn)場，經(jīng)常需要將系統(tǒng)斷電之前的工作狀態(tài)與重要運行數(shù)據(jù)保存在非易失存貯器中，以便在下次開機時，能恢復(fù)到原來的工作狀態(tài)。針對這種保存的數(shù)據(jù)量不大和存儲速度要求不高的特點，可采用“NiosⅡ+AT24C02"設(shè)計方案進行設(shè)計。本文在討論了I2C通信協(xié)議的基礎(chǔ)上，利用FPGA技術(shù)，設(shè)計了NiosⅡ與AT24C02”之間進行通信的接口電路。本接口電路能產(chǎn)生基于I2C通信協(xié)議的讀寫操作時序，成功實現(xiàn)了對AT24C02的讀寫功能。由于所有的時序，都是由硬件產(chǎn)生，因此，本設(shè)計具有控制簡單、成本低廉等特點。

1 AT24C02A芯片簡介
    AT24C02A芯片，是由ATMEL公司生產(chǎn)的基于I2C總線型的串行電可擦除的可編程存儲器(EEPROM)，內(nèi)部含有2Kbit的存儲單元，是通過二根線(SDL與SCL)與外部I2C控制器交換數(shù)據(jù)。
    AT24C02A芯片的主要特性如下：
    低電壓和標(biāo)準(zhǔn)電壓操作
    -2．7(VCC=2．7V至5．5V)
    -1．8(VCC=1．8V至5．5V)
    片內(nèi)存儲容量為256×8 bit(2K)
    2線串行接口
    施密特觸發(fā)器，過濾輸入的噪聲抑制
    雙向數(shù)據(jù)傳輸協(xié)議
    100 kHz(1．8V、2．5V、2．7V)和400 kHz(5V)兼容性
    寫保護引腳的硬件數(shù)據(jù)保護。

2 I2C通信協(xié)議
2．1 I2C通信協(xié)議簡介
    AT24C02A器件采用成本低廉的I2C(Inter integrat-ed Circuit)總線通信協(xié)議，即利用串行數(shù)據(jù)線(SDA)和串行時鐘線(SCL)成功實現(xiàn)了主模塊與從模塊之間數(shù)據(jù)通信，圖1為I2C通信協(xié)議的時序圖。由圖可知，完成一次數(shù)據(jù)的傳輸必須要經(jīng)歷啟動、數(shù)據(jù)傳輸與停止三個基本的過程：當(dāng)串行時鐘線(SCL)為高電平時，串行數(shù)據(jù)線(SDA)從高電平變成低電平，“啟動”I2C通信；當(dāng)串行時鐘線(SCL)為高電平時，串行數(shù)據(jù)線(SDA)從低電平變成高電平，“停止”I2C通信；在數(shù)據(jù)的傳輸過程中，串行數(shù)據(jù)線(SDA)上的數(shù)據(jù)的改變，只能在串行時鐘線(SCL)為低電平期間完成。

2．2 AT24C02A器件讀寫時序
    圖2為寫(讀)AT24C02A器件中指定地址存儲單元的數(shù)據(jù)幀格式，圖2(a)為寫操作的幀格式，(b)為讀操作幀格式。要想把一個字節(jié)數(shù)據(jù)發(fā)送到器件中(或從器件中讀取一個字節(jié)數(shù)據(jù))除了給出具體的地址信息之外，還要給出該器件的控制信息：首先由控制器發(fā)出“啟動”信號，啟動I2C總線的通信，然后發(fā)送一個控制字節(jié)，前7位為器件的片選地址，最后1位為讀寫控制位，“0”表示寫，“1”表示讀。當(dāng)傳完控制字節(jié)之后，掛在I2C總線的所有的器件比較控制字節(jié)片選地址(前7位)是否與自已的物理地址一致，如一致，則發(fā)一個應(yīng)答信號?？刂破鹘邮盏綉?yīng)答信號之后，再發(fā)器件內(nèi)部存儲單元地址和其他的信息。

3 AT24C02A讀寫控制接口設(shè)計
3．1 寄存器組定義
    為了實現(xiàn)NiosⅡI能與外部設(shè)備進行交換數(shù)據(jù)，首先要在AT24C08讀寫控制接口中定義寄存器，包括數(shù)據(jù)寄存器、狀態(tài)寄存器和控制寄存器。表4-1AT24C02A讀寫控制器內(nèi)部寄存器定義的情況：State_Re為此接口電路的狀態(tài)寄存器，最低位有效，用來表示接口電路的狀態(tài)，“1”表示接口處于“忙”狀態(tài)中，此時表示接口正處于讀寫外部設(shè)備(AT24C02A)中，不能對此控制接口進行操作，只到接口處于“0”狀態(tài)時為止；Address_Re為數(shù)據(jù)寄存器，用于存放NiosⅡ要訪問AT24C02A器件內(nèi)部單元的地址數(shù)據(jù)；Control_Re為控制寄存器，控制著接口電路啟動或停止，“1”為啟動，“0”停止；Data_Re為數(shù)據(jù)寄存器，用于存放傳輸?shù)臄?shù)據(jù)；Con_r／w_Re為控制寄存器，控制數(shù)據(jù)的傳輸方向，高電平為讀(輸入)，低電平為寫(輸出)。

3．2 邏輯功能模塊設(shè)計
    在接口電路中，除了定義接口電路的寄存器組之外，還要利用硬件描述語言來描述接口電路要實現(xiàn)的功能，即邏輯功能模塊的設(shè)計。接口電路要完成的主要功能是，用接口電路產(chǎn)生如圖3所示的時序，成功讀寫外部存儲器件。在本設(shè)計中，采用了有限狀態(tài)機來實現(xiàn)這一功能，圖4為本設(shè)計的各個狀態(tài)之間轉(zhuǎn)換狀態(tài)圖：當(dāng)NiosⅡ要交換數(shù)據(jù)時，首先要讀State_Re的值，并判定電路是否為“空閑”狀態(tài)，只有狀態(tài)機處在空閑狀態(tài)，才允許進行一次讀寫操作，并修改狀態(tài)寄存器的值為“忙”狀態(tài)；當(dāng)完成一次讀寫操作時，修改狀態(tài)寄存器的值為“閑”狀態(tài)。

4 在NiosⅡIDE環(huán)境中軟件設(shè)計
    打開NiosⅡEDS，并點擊new菜單建立工程文件，在IDE環(huán)境中完成接口電路驅(qū)動程序編寫。驅(qū)動程序主要的任務(wù)，是判斷接口電路所處的狀態(tài)，當(dāng)接口電路處于“閑”狀態(tài)時，設(shè)置好接口電路中的寄存器中的值，并啟動一次讀寫操作。圖5為驅(qū)動程序的算法流程圖。

5 測試結(jié)果
    為了驗證設(shè)計的正確性，對以上設(shè)計進行測試。在測試的過程中，可以利用嵌入式邏輯分析儀(SigalTapⅡLogic Analyzer)來分析信號時序，打開工程文件，點擊File菜單，為本設(shè)計新建一個矢量波形文件(Vectorwaveform File)，把要測試的信號添加到此文件中來，并設(shè)置好相關(guān)參數(shù)，保存并編譯系統(tǒng)，然后把系統(tǒng)的配制文件下載到EP1C6Q240C8可編程器件中等待調(diào)試，最后，在：NiosⅡ的ID E中，把驅(qū)動程序下載到可編程器件中，并在QuartusⅡ軟件中打開矢量波形文件，觀察被測信號的時序，圖5為接口電路把數(shù)據(jù)為“11111111”寫到地址為“10101010”單元中的時序圖。從圖可以看出，啟動時序、數(shù)據(jù)傳輸時序和停止時序都滿足I2C通信協(xié)議要求，驗證了本接口電路的正確性。

6 結(jié)束語
    本文在討論了I2C通信協(xié)議的基礎(chǔ)上，重點介紹了AT24C02A讀寫接口電路設(shè)計方法，包括接口電路的寄存器定義、邏輯功能模塊設(shè)計和驅(qū)動程序的編寫，并利用嵌入式邏輯分析儀(SigalTapⅡLogic Analyzer)對本接口電路進行測試，測試結(jié)果表明，本設(shè)計滿足設(shè)計要求，并在實際電路中得到應(yīng)用。