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基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號(hào)轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號(hào)轉(zhuǎn)換為RGB數(shù)字視頻信號(hào)，并且與數(shù)字圖像信號(hào)疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。

采用CPLD/FPGA的VHDL語言電路優(yōu)化原理設(shè)計(jì)

優(yōu)化設(shè)計(jì)是可編成邏輯設(shè)計(jì)的精華所在，如何節(jié)省所占用的面積、如何提高設(shè)計(jì)的性能是可編成邏輯設(shè)計(jì)的核心，這兩點(diǎn)往往也成為一個(gè)設(shè)計(jì)甚至項(xiàng)目成敗的關(guān)鍵因素。下面結(jié)合超聲探傷數(shù)據(jù)采集卡設(shè)計(jì)過程中，并基于Altera公司的EPM7192 CPLD芯片的編程經(jīng)歷來論述VHDL電路的優(yōu)化方法。

發(fā)表于：4/12/2011

DS/FH混合擴(kuò)頻接收機(jī)解擴(kuò)及同步技術(shù)FPGA實(shí)現(xiàn)

本文主要討論一種基于編碼擴(kuò)頻的DS/FH混合擴(kuò)頻接收機(jī)解擴(kuò)及同步過程的實(shí)現(xiàn)結(jié)構(gòu)，采用ALTERA公司的APEX20K200RC240-1器件及其開發(fā)平臺(tái)Quartus II實(shí)現(xiàn)混合擴(kuò)頻接收機(jī)的核心--解擴(kuò)及同步模塊。

發(fā)表于：4/12/2011

基于FPGA和USB 2.0的高速CCD聲光信號(hào)采集系統(tǒng)

系統(tǒng)采用現(xiàn)場(chǎng)FPGA作為硬件設(shè)計(jì)核心，使用Veritog語言。進(jìn)行硬件描述，使系統(tǒng)更靈活，可在線編程，便于擴(kuò)展和升級(jí)。這里的CCD驅(qū)動(dòng)時(shí)序采用狀態(tài)機(jī)與分頻相結(jié)合的新方法，實(shí)際測(cè)試驅(qū)動(dòng)波形穩(wěn)定且沒有毛刺，CCD輸出信號(hào)質(zhì)量高。USB應(yīng)用于Slave FIFO高速傳輸模式，滿足了高速CCD聲光信號(hào)采集的要求，具有實(shí)時(shí)性、高速、穩(wěn)定、可靠等特點(diǎn)。

發(fā)表于：4/12/2011

一種基于FPGA的PXA270外設(shè)時(shí)序轉(zhuǎn)換接口設(shè)計(jì)

本設(shè)計(jì)解決ARCNET協(xié)議專用器件應(yīng)用于列車通信網(wǎng)絡(luò)中的時(shí)序匹配問題，實(shí)現(xiàn)了PXA270處理器與COM20020的時(shí)序轉(zhuǎn)換。此外，對(duì)擴(kuò)展其他總線訪問類型提供了參考框架，可通過修改CommandGenerator中COM20020時(shí)序，實(shí)現(xiàn)不同外設(shè)總線訪問類型的擴(kuò)展；修改 AutoAccessDataNun-sOnce中的ACCESSTYPE，可配置批數(shù)據(jù)操作的數(shù)據(jù)種類。

發(fā)表于：4/12/2011

VGA圖像控制器的CPLD/FPGA設(shè)計(jì)與實(shí)現(xiàn)

利用可編程器件CPLD/FPGA實(shí)現(xiàn)VGA彩色顯示控制器在工業(yè)現(xiàn)場(chǎng)中有許多實(shí)際應(yīng)用。以硬件描述語言VHDL對(duì)可編程器件進(jìn)行功能模塊設(shè)計(jì)、仿真綜合，可實(shí)現(xiàn)VGA顯示控制器顯示各種圖形、圖像、文字，并實(shí)現(xiàn)了動(dòng)畫效果。

發(fā)表于：4/12/2011

基于FPGA的IRIG-B編碼器的設(shè)計(jì)

利用FPGA和M12T授時(shí)型GPS內(nèi)核構(gòu)成的IRIG-B編碼模塊采用M12T的100 pps信號(hào)觸發(fā)IRIG-B編碼器，使得編碼輸出的每個(gè)碼元上升沿均與GPS模塊嚴(yán)格一致，每個(gè)碼元間隔嚴(yán)格相等，而且每個(gè)碼元的上升沿均可作為同步參考點(diǎn)。利用FPGA的并發(fā)處理能力，使得系統(tǒng)實(shí)時(shí)性好。本文介紹的基于查找表的B碼編碼方法和通過查找表的數(shù)字調(diào)制方法具有占用資源小，設(shè)計(jì)簡單，調(diào)制輸出高次諧波小，信號(hào)邊沿穩(wěn)定等特點(diǎn)。

發(fā)表于：4/12/2011

萊迪思參考設(shè)計(jì)實(shí)現(xiàn)了圖像信號(hào)處理器（ISP）與APTINA HiSPi CMOS傳感器的連接

萊迪思參考設(shè)計(jì)實(shí)現(xiàn)了圖像信號(hào)處理器（ISP）與APTINA HiSPi CMOS傳感器的連接萊迪思半導(dǎo)體公司（NASDAQ: LSCC）今日宣布全面支持使用LatticeXP2TM FPGA的Aptina的高速串行像素接口（HiSPi）。LatticeXP2 HiSPi橋參考設(shè)計(jì)實(shí)現(xiàn)了任意帶有傳統(tǒng)CMOS并行總線的圖像信號(hào)處理器（ISP）與Aptina HiSPi CMOS傳感器的連接。HiSPi橋解決方案是使用更高分辨率和更高的幀速率的CMOS傳感器的理想選擇，如安防攝像、汽車應(yīng)用、高端消費(fèi)攝像和其他攝像應(yīng)用等。

發(fā)表于：4/11/2011

基于VHDL和FPGA的非對(duì)稱同步FIFO設(shè)計(jì)實(shí)現(xiàn)

基于VHDL和FPGA的非對(duì)稱同步FIFO設(shè)計(jì)實(shí)現(xiàn),FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU，但

發(fā)表于：4/11/2011

電子記帳控稅終端機(jī)設(shè)計(jì)的SoC芯片研究

本SoC芯片是面向電子記帳終端設(shè)備而設(shè)計(jì)的符合國家電子記帳終端設(shè)備標(biāo)準(zhǔn)的高性能嵌入式的系統(tǒng)芯片，其中以32位的SPARC V8架構(gòu)的處理器為內(nèi)核，集成了符合ISO7816標(biāo)準(zhǔn)的智能卡控制器和符合ISO7811／2標(biāo)準(zhǔn)的磁卡控制器接口等外圍設(shè)備。他的應(yīng)用既降低了電子記帳終端設(shè)備的成本，又大大提高了系統(tǒng)的可靠性。

發(fā)表于：4/11/2011

基于FPGA的多路圖像采集系統(tǒng)的軟件設(shè)計(jì)

本文實(shí)現(xiàn)了一種結(jié)合Altera公司生產(chǎn)的CycloneII系列FPGA與視頻解碼芯片ADV7181B的嵌入式圖像采集系統(tǒng)。系統(tǒng)具有低功耗、低成本、高可靠和靈活性好等特點(diǎn)?；贔PGA的多路圖像采集系統(tǒng)采用兩片F(xiàn)PGA作為主控芯片，完成四路視頻畫面的同時(shí)顯示和切換，實(shí)現(xiàn)兩個(gè)FPGA的級(jí)聯(lián)配置，采用Verilog語言編寫的控制邏輯解決了畫面抖動(dòng)問題。系統(tǒng)軟件集成度高，硬件結(jié)構(gòu)清晰簡單，即可滿足一般監(jiān)控場(chǎng)合對(duì)多處位置進(jìn)行實(shí)時(shí)監(jiān)控的需求，又能為功能更復(fù)雜的圖像處理、壓縮、傳輸系統(tǒng)提供前端圖像數(shù)據(jù)采集。

發(fā)表于：4/11/2011