頭條 開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化 隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標不斷邁進，市場對具備彈性連接、低功耗、高性能和強大安全性的系統(tǒng)需求與日俱增。 然而，實施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進系統(tǒng)，同時應(yīng)對軟件孤島、互聯(lián)網(wǎng)時代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應(yīng)用高性能軟硬件的解決方案。 最新資訊 基于FPGA的VGA控制器實現(xiàn) 摘要：依據(jù)標準的VGA顯示接口的顯示原理，介紹了一種利用可編程邏輯器件FPGA，并以VerilogHDL語言為邏輯描述工具來完成VGA接口的控制，從而實現(xiàn)簡單的彩色條紋顯示的具體方法。關(guān)鍵宇：VGA；FPGA；VerilogHDL；彩色 發(fā)表于：3/29/2011 基于ARM和FPGA的便攜人工地震數(shù)據(jù)采集系統(tǒng)設(shè)計 介紹了一種基于Atmel AT91SAM9G20（ARM926EJ-S核）低功耗微處理器和Actel AGL600（低功耗Flash-based FPGA）并融合嵌入式Linux技術(shù)的便攜式人工地震數(shù)據(jù)采集系統(tǒng)的設(shè)計原理和實現(xiàn)方法。該設(shè)計引入動態(tài)電源管理技術(shù)，根據(jù)系統(tǒng)負載自動進行微處理器工作頻率調(diào)節(jié)和外圍I/O設(shè)備的工作模式調(diào)整。本數(shù)據(jù)采集系統(tǒng)功耗低、體積小，野外使用安裝便捷，對降低數(shù)據(jù)采集成本、延長系統(tǒng)有效工作時間、提高野外工作效率有著積極意義。 發(fā)表于：3/28/2011 一種新型的正弦信號發(fā)生器的設(shè)計與實現(xiàn) 摘要：為精確地輸出正弦波、調(diào)幅波、調(diào)頻波、PSK、ASK等信號及保證信號的高可靠性，設(shè)計出一種新型的正弦信號發(fā)生器。該正弦信號發(fā)生器以可編程邏輯器件CPLD和單片機AT89S52為基礎(chǔ)，采用數(shù)字頻率合成DDS技術(shù)實現(xiàn)頻率 發(fā)表于：3/28/2011 基于FPGA的高速數(shù)據(jù)處理系統(tǒng)設(shè)計 隨著光纖傳感技術(shù)的發(fā)展，光纖傳感器已成功應(yīng)用于周界入侵探測等安全防范領(lǐng)域。目前，已經(jīng)應(yīng)用于光纖微擾動傳感器或相似系統(tǒng)的數(shù)據(jù)處理方案比較多，有DSP、FPGA、FPGA+DSP、labview等多種方案。但是目前的解決方案大多是對信號進行前期處理，實現(xiàn)PGC解調(diào)或者是濾波等功能，僅僅對實驗方案進行驗證，擾動判別和定位等工作需要上傳到PC機上進行。 發(fā)表于：3/28/2011 基于FPGA的跳擴頻信號發(fā)送系統(tǒng)設(shè)計 依據(jù)跳擴頻通信信號的需求，設(shè)計了以FPGA和DDS為架構(gòu)，用VHDL語言編程實現(xiàn)的跳擴頻信號發(fā)送系統(tǒng)，該系統(tǒng)能以連續(xù)的4．8 Kb／s的速率、在108～155．975 MHz范圍內(nèi)寬間隔跳頻發(fā)送數(shù)據(jù)。本設(shè)計的主要優(yōu)點是采用了軟件無線電技術(shù)，使用高速、高穩(wěn)定性和高可靠性的集成芯片，體積小重量輕，性價比高。實驗結(jié)果證明，該跳頻信號發(fā)送系統(tǒng)可在其外部參數(shù)可控的情況下，穩(wěn)定地傳送全頻段跳頻信號，具有較高的應(yīng)用價值。 發(fā)表于：3/28/2011 FPGA研究設(shè)計平臺不斷推動網(wǎng)絡(luò)發(fā)展 斯坦福大學(xué)與賽靈思研究實驗室(XilinxResearchLabs)聯(lián)手，正在開發(fā)專門面向研究社群的第二代高速網(wǎng)絡(luò)設(shè)計平臺NetFPGA-10G。該新型平臺預(yù)計年內(nèi)完成，其采用最先進的技術(shù)，能夠幫助研究人員迅速構(gòu)建高速復(fù)雜的原 發(fā)表于：3/28/2011 基于SOPC技術(shù)的事故現(xiàn)場處理平臺設(shè)計與實現(xiàn) 本文介紹了利用SOPC設(shè)計方法，以Altera公司的Nios軟核處理器為核心完成的事故現(xiàn)場處理平臺的設(shè)計。就其中最重要的兩部分——SCCB總線控制模塊和SRAM讀寫控制模塊的具體實現(xiàn)做了詳細介紹，并給出了SRAM寫控制器的實際仿真結(jié)果。最后，總結(jié)了SOPC的設(shè)計方法。 發(fā)表于：3/27/2011 基于FPGA的高性能DAC芯片測試與研究 D/A轉(zhuǎn)換器作為連接數(shù)字系統(tǒng)與模擬系統(tǒng)的橋梁，不僅要求快速、靈敏，而且線性誤差、信噪比和增益誤差等也要滿足系統(tǒng)的要求[1]。因此，研究DAC芯片的測試方法，對高速、高分辨率DAC芯片的研發(fā)具有十分重要的意義。 發(fā)表于：3/27/2011 基于FPGA的高效FIR濾波器設(shè)計與實現(xiàn) 給出了一種基于FPGA的數(shù)字濾波器的設(shè)計方法。該方法先通過MATLAB設(shè)計出一個具有具體指標的FIR濾波器， 再對濾波器系數(shù)進行處理， 使之便于在FPGA中實現(xiàn)， 然后采用基于分布式算法和CSD編碼的濾波器結(jié)構(gòu)進行設(shè)計， 從而避免了乘法運算， 節(jié)約了硬件資源，其流水線的設(shè)計方式也提高了運行速度。Matlab和Modelsim仿真表明， 該設(shè)計功能正確， 能實現(xiàn)快速濾波。 發(fā)表于：3/26/2011 基于CPLD的CCD信號發(fā)生器的研究 本文設(shè)計了一種基于CPLD的可編程高精度CCD信號發(fā)生器。充分利用CPLD的可編程性．模擬出滿足系統(tǒng)要求的CD信號，輸出信號頻率達到1IMHZ。 發(fā)表于：3/26/2011 ?…416417418419420421422423424425…?
