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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。

基于CPLD和MT8880的遠程控制及播音系統(tǒng)設(shè)計

介紹了一種基于CPLD和MT8880的遠程控制及語音通信的解決方案。給出了系統(tǒng)的原理框圖和關(guān)鍵電路，并對關(guān)鍵電路的工作原理進行了說明；最后給出了系統(tǒng)主機控制器中關(guān)鍵模塊的QUARTUS II設(shè)計圖及基于VHDL語言的MT8880收發(fā)程序源代碼。

發(fā)表于：3/25/2011

CPLD應(yīng)用于嵌入式系統(tǒng)與CAN總線網(wǎng)絡(luò)通信

可編程邏輯器件PLD（Programmable logic Device）就是由用戶進行編程實現(xiàn)所需邏輯功能的數(shù)字專用集成電路ASIC。可編程邏輯器件在現(xiàn)代電子工程設(shè)計中得到了廣泛應(yīng)用。它是在PAL，GAL等邏輯器件的基礎(chǔ)上發(fā)展起來的，具有高密度，高速度，低功耗體系結(jié)構(gòu)和邏輯單元，靈活以及運用范圍寬等特點，同時還具有設(shè)計周期短，制造成本低，開發(fā)工具先進，標準產(chǎn)品無需測試，質(zhì)量穩(wěn)定及可實時布線檢驗等優(yōu)點。

發(fā)表于：3/25/2011

FPGA實現(xiàn)時分多址的一種改進型方法

摘要：利用FPGA實現(xiàn)時分多址的方法有很多種，但大多數(shù)方法都對FPGA芯片資源的占用非常巨大。針對這一問題，提出一種改進型方法來實現(xiàn)時分多址。通過使用FPGA芯片內(nèi)部的雙口隨機訪問存儲器(雙口RAM)，利用同一塊RAM采

發(fā)表于：3/24/2011

基于Max+PlusⅡ的PCM30／32路系統(tǒng)仿真

摘要：PCM是將模擬信號變換成數(shù)字信號的常用方法。為了研究PCM30／32路系統(tǒng)的發(fā)端時序與幀結(jié)構(gòu)，采用Max+PlusⅡ設(shè)計出了該系統(tǒng)的電路圖，并在Max+PlusⅡ中對該電路進行了仿真。仿真結(jié)果表明，PCM30／32路系統(tǒng)共包含3

發(fā)表于：3/24/2011

基于FPGA的部分響應(yīng)CPM信號解調(diào)器的設(shè)計

在現(xiàn)有的民用、軍用通信系統(tǒng)的眾多應(yīng)用領(lǐng)域中，為了實現(xiàn)高速率數(shù)據(jù)傳輸，提高頻譜利用率，必須采用帶寬效率更高的編碼、調(diào)制技術(shù)。在眾多的調(diào)制方式中，連續(xù)相位調(diào)制信號（CPM信號）具有恒包絡(luò)特性，它用于承載信息

發(fā)表于：3/24/2011

基于FPGA的IEEE-1394b雙向數(shù)據(jù)傳輸系統(tǒng)設(shè)計

本系統(tǒng)，采用800 Mb·s-1的總線傳輸速率，利用FPGA內(nèi)嵌的NIOSII處理器作為控制核心，實現(xiàn)了雙向傳輸，用異步傳輸方式傳輸主機端指令和攝像頭方位及狀態(tài)信息，用等時傳輸方式將攝像頭數(shù)據(jù)傳輸?shù)街鳈C端進行實時顯示。實驗表明，相對于1394a，該方案具有高速通信、可靠性高、實時性強等優(yōu)點，達到了預定目標，運行良好。本系統(tǒng)研究的是1394設(shè)備與主機間的通信，在此基礎(chǔ)上還可以研究在脫離計算機的環(huán)境下，兩個1394設(shè)備間的通信傳輸以及多個設(shè)備的組網(wǎng)傳輸。

發(fā)表于：3/24/2011

基于FPGA+DSP的多串口數(shù)據(jù)通信的實現(xiàn)

摘要：串口傳輸常用于基于FPGA和DSP結(jié)構(gòu)的信號處理板和外部設(shè)備之間的數(shù)據(jù)交換。以GPSRTK定位應(yīng)用為基礎(chǔ)，針對單個串口全雙工傳輸不足以應(yīng)對多種數(shù)據(jù)類型同時輸入輸出的情形，設(shè)計并實現(xiàn)了一種面向多串口不同類型

發(fā)表于：3/24/2011

基于FPGA的AD9910控制設(shè)計

為了滿足目前對數(shù)據(jù)處理速度的需求，設(shè)計了一種基于FPGA+DDS的控制系統(tǒng)。根據(jù)AD9910的特點設(shè)計了控制系統(tǒng)的硬件部分，詳細闡述了電源、地和濾波器的設(shè)計。設(shè)計了FPGA的軟件控制流程，給出了流程圖和關(guān)鍵部分的例程，并對DDSAD9910各個控制寄存器的設(shè)置與時序進行詳細說明，最后給出了實驗結(jié)果。實驗結(jié)果證明輸出波形質(zhì)量高、效果好。對于頻率源的設(shè)計與實現(xiàn)具有工程實踐意義。

發(fā)表于：3/24/2011

FPGA實現(xiàn)IRIG-B(DC)碼編碼和解碼的設(shè)計

為達到IRIG-B碼與時間信號輸入、輸出的精確同步，采用現(xiàn)代化靶場的IRIG-B碼編碼和解碼的原理，從工程的角度出發(fā)，提出了使用現(xiàn)場可編程門陣列(FPGA)來實現(xiàn)IRIG-B碼編碼和解碼的設(shè)計方案和體系結(jié)構(gòu)，設(shè)計中會涉及到幾個不同的時鐘頻率，F(xiàn)PGA對時鐘的同步性具有靈活性、效率高、且功耗低?？垢蓴_性好的特點。結(jié)果表明，F(xiàn)PGA能夠確保為從設(shè)備提供同源的時鐘基準，使時鐘與信號的延遲控制在200ns以內(nèi)，從而得到了IRIG-B碼與時間精確同步的效果。

發(fā)表于：3/24/2011

基于CPLD的I2C總線接口設(shè)計

在電路設(shè)計中，I2C總線是比較常用的兩線式串行通信方式，大多數(shù)的CPU都擅長于并口操作，不具備直接操作I2C總線接口的能力。為了使不具備I2C總線接口能力的CPU通過對并口的簡單操作實現(xiàn)對I2C總線接口的控制，在分析I2C總線常用工作模式的基礎(chǔ)上，設(shè)計實現(xiàn)工作于主機模式的，以CPID完成I2C總線開始信號、結(jié)束信號的輸出，以及并行數(shù)據(jù)到I2C總線模式串行數(shù)據(jù)轉(zhuǎn)換或I2C模式串行數(shù)據(jù)到并行數(shù)據(jù)轉(zhuǎn)換的I2C接口模塊。采用該模塊，可以使不具備I2C總線接口的CPU通過并口方便地控制I2C總線設(shè)備，簡化系統(tǒng)程序設(shè)計。

發(fā)表于：3/24/2011