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基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

基于ARM和FPGA的NoC資源網(wǎng)絡(luò)接口驅(qū)動設(shè)計與實現(xiàn)

將ARM處理器作為NoC系統(tǒng)中的一個資源節(jié)點，設(shè)計了資源網(wǎng)路接口，基于Linux操作系統(tǒng)的基礎(chǔ)上，編寫了FPGA設(shè)備的驅(qū)動程序。在典型的3×3 2D Mesh結(jié)構(gòu)的NoC系統(tǒng)中進行了測試，結(jié)果表明該設(shè)計實現(xiàn)了ARM處理器資源節(jié)點和NoC系統(tǒng)中其他IP核數(shù)據(jù)的高速、可靠傳輸。

發(fā)表于：2013/7/31

Altera提供經(jīng)過全面驗證的EtherCAT協(xié)議IP，前端許可免費

Altera公司(NASDAQ：ALTR)今天宣布，開始為Altera FPGA提供經(jīng)過全面驗證的EtherCAT(控制自動化技術(shù)以太網(wǎng))協(xié)議知識產(chǎn)權(quán)(IP)。此次發(fā)布是Altera、EtherCAT技術(shù)集團(ETG)以及Softing工業(yè)自動化有限公司合作推出最新產(chǎn)品，其許可結(jié)構(gòu)支持開發(fā)人員使用前沿的工業(yè)以太網(wǎng)協(xié)議，而且沒有前端許可費用，沒有單片版稅報告或者延期協(xié)商，最終簡化了基于FPGA的工業(yè)以太網(wǎng)設(shè)計集成。

發(fā)表于：2013/7/30

一種UWB的MAC緩存設(shè)計

實現(xiàn)了一個脈沖超寬帶、高速、短距離無線通信組網(wǎng)工程的MAC緩存設(shè)計，使用片外SDRAM與MAC芯片電路中優(yōu)先級最高的FIFO進行數(shù)據(jù)交互，并在SMIC 0.18 μm CMOS工藝下進行了流片。測試結(jié)果證明其在125 MHz下能正常工作。

發(fā)表于：2013/7/29

UWB定位系統(tǒng)FPGA基帶處理設(shè)計

基于到達時間差（TDOA）算法，設(shè)計了一個脈沖超寬帶（IR-UWB）室內(nèi)定位系統(tǒng)的原理驗證樣機。主要介紹傳感器捕捉標(biāo)簽發(fā)送的IR-UWB窄脈沖，進而測出窄脈沖到達傳感器時刻的方法。利用FPGA中數(shù)字時鐘管理器（DCM）的相移器功能模塊（PS）構(gòu)成延遲鎖相環(huán)（DLL），測得到達傳感器的窄脈沖相對于同步時鐘的時刻。原理驗證系統(tǒng)定位精度優(yōu)于40 cm，達到設(shè)計要求。

發(fā)表于：2013/7/26

基于EPM240T100的步進電機綜合系統(tǒng)設(shè)計

在分析步進電機內(nèi)部結(jié)構(gòu)和工作原理的基礎(chǔ)上，介紹了步進電機控制器邏輯設(shè)計思路?？刂菩酒x用ALTERA公司的高性價比、專用大規(guī)模集成電路芯片EPM240T100，實現(xiàn)了步進電機控制系統(tǒng)。

發(fā)表于：2013/7/22

基于低成本FPGA的高清低碼流H.264攝像機SoC參考設(shè)計

本文提出了一種基于低成本FPGA的高清低碼流安防攝像機SoC實現(xiàn)方式，該設(shè)計已經(jīng)完全實現(xiàn)，開創(chuàng)了高清低碼流安防攝像機SoC的先河。

發(fā)表于：2013/7/19

數(shù)字濾波器輸入輸出的設(shè)計與實現(xiàn)

濾波器是任何信號處理系統(tǒng)的關(guān)鍵組成部分，隨著現(xiàn)代應(yīng)用的日趨復(fù)雜，濾波器設(shè)計的復(fù)雜程度也日益提高。采用 FPGA 設(shè)計和實現(xiàn)的高性能濾波器的能力是模擬方法所望塵莫及的。另外，采用FPGA 設(shè)計的數(shù)字濾波器可以避免模擬設(shè)計中存在的某些問題，特別是組件漂移和容差（在高可靠應(yīng)用中，由溫度過高、老化和輻射問題造成）。這些模擬問題會顯著降低濾波器的性能，特別是在通帶紋波等方面。

發(fā)表于：2013/7/19

聯(lián)華電子 (UMC) 28納米節(jié)點采用Cadence物理和電學(xué)制造性設(shè)計簽收解決方案

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（NASDAQ:CDNS）今天宣布，歷經(jīng)廣泛的基準(zhǔn)測試后，半導(dǎo)體制造商聯(lián)華電子（NYSE：UMC；TWSE：2303）（UMC）已采用Cadence “設(shè)計內(nèi)”和“簽收”可制造性設(shè)計（DFM）流程對28納米設(shè)計進行物理簽收和電學(xué)變量優(yōu)化。該流程既解決了隨機和系統(tǒng)良率問題，又為客戶的28納米設(shè)計提供另一種成熟的制造流程。通過與聯(lián)華電子的合作開發(fā)，這些新的流程整合了業(yè)界領(lǐng)先的DFM預(yù)防、分析和簽收能力，包括Cadence光刻物理分析器（LPA）、Cadence模板分析、Cadence光刻電學(xué)分析器（LEA）和Cadence化學(xué)機械拋光預(yù)測（CCP）技術(shù)。

發(fā)表于：2013/7/19

運用FPGA解決DSP設(shè)計難題

作者：RegZatrepalekHardent公司DSP/FGPA設(shè)計專家rzatrepalek@hardent.com本文以實踐為基礎(chǔ)，對DSP和FPGA技術(shù)進行了簡要回顧，并詳細比較了這兩種架構(gòu)在FIR濾波器應(yīng)用中的優(yōu)劣。DSP對電子系

發(fā)表于：2013/7/18

FPGA IP核軟硬件協(xié)同驗證采用形式驗證技術(shù)

從移動設(shè)備到汽車乃至工業(yè)機械，越來越多的產(chǎn)品采用需要軟硬件協(xié)同工作的高級處理技術(shù)來執(zhí)行一系列艱巨的任務(wù)。不過，隨著系統(tǒng)日趨復(fù)雜性，設(shè)計人員在驗證軟硬件是否能夠協(xié)同工作方面也面臨著日益嚴峻的挑戰(zhàn)。過去

發(fā)表于：2013/7/18