頭條 基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn) 為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號(hào)轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號(hào)轉(zhuǎn)換為RGB數(shù)字視頻信號(hào)，并且與數(shù)字圖像信號(hào)疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。 最新資訊 Altera的FPGA與Micron混合內(nèi)存立方實(shí)現(xiàn)互操作，共同引領(lǐng)業(yè)界 Altera公司(NASDAQ: ALTR)和Micron技術(shù)有限公司(NASDAQ: MU) (“Micron”)今天宣布，雙方聯(lián)合成功展示了Altera Stratix® V FPGA和Micron混合內(nèi)存立方 (Hybrid Memory Cube, 簡(jiǎn)稱HMC)的互操作性。采用這一成功的技術(shù)，系統(tǒng)設(shè)計(jì)人員能夠在下一代通信和高性能計(jì)算設(shè)計(jì)中充分發(fā)揮FPGA和SoC的HMC優(yōu)勢(shì)。這一展示表明了Altera的10代系列產(chǎn)品對(duì)HMC產(chǎn)品的支持進(jìn)行了早期驗(yàn)證，能夠及時(shí)將產(chǎn)品推向市場(chǎng)，包括Stratix 10以及Arria 10 FPGA和SoC。 發(fā)表于：2013/9/5 在Zynq上用MIG擴(kuò)展內(nèi)存(1)-XPS 硬件平臺(tái)：ZC706開(kāi)發(fā)板軟件工具：XPS&SDK14.4MIG(MemoryInterfaceGenerator)的基本配置：AXI接口:200MHz,32bitMemory接口:800MHz,64bitStep1:創(chuàng)建工程啟動(dòng)XPS14. 發(fā)表于：2013/9/3 在Zynq上用MIG擴(kuò)展內(nèi)存(2)-Vivado篇 硬件平臺(tái)：ZC706開(kāi)發(fā)板軟件工具：Vivado2013.2Step1:創(chuàng)建工程啟動(dòng)Vivado2013.2,創(chuàng)建一個(gè)新的工程zc706_mig。選中Createprojectsubdirectory。選擇RTLProject 發(fā)表于：2013/9/2 Xilinx Vivado HLS中Floating-Point（浮點(diǎn)）設(shè)計(jì)編碼風(fēng)格與技巧 XilinxVivadoHLS中Floating-Point（浮點(diǎn)）設(shè)計(jì)編碼風(fēng)格與技巧GeorgeWang(王宏強(qiáng))–XilinxDSPSpecialist盡管通常Fixed-Point（定點(diǎn)）比Floating-Point（浮點(diǎn)）算法的FPGA實(shí)現(xiàn)要更快，且面積更高效， 發(fā)表于：2013/9/2 專家秘笈大放送：Vivado HLS中指針作為top函數(shù)參數(shù)的處理 HarvestGuo:xilinx指針作為C語(yǔ)言精華，對(duì)于軟件設(shè)計(jì)者比較好理解，但是在xilinxvivadoHLS高級(jí)語(yǔ)言綜合的設(shè)計(jì)中，由于其綜合后對(duì)應(yīng)的硬件元素難以用軟件的概念解釋，常 發(fā)表于：2013/9/2 Xilinx與NI在NIWeek 2013為L(zhǎng)ocalGrid頒發(fā)All Programmable創(chuàng)新獎(jiǎng) All Programmable FPGA、SoC和3D IC的全球領(lǐng)先供應(yīng)商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）與美國(guó)國(guó)家儀器公司(NASDAQ: NATI) 今天聯(lián)合宣布，LocalGrid Technologies和多倫多水電系統(tǒng)有限公司(Toronto Hydro)榮膺All Programmable創(chuàng)新獎(jiǎng)，并由賽靈思公司在德克薩斯州奧斯汀NIWeek 2013大會(huì)的“圖像系統(tǒng)設(shè)計(jì)成就獎(jiǎng)”頒獎(jiǎng)儀式上為這兩家公司頒獎(jiǎng)。 發(fā)表于：2013/9/2 如何將MicroBlaze輸入時(shí)鐘從差分時(shí)鐘改為單輸入 如何將MicroBlaze輸入時(shí)鐘從差分時(shí)鐘改為單端時(shí)鐘。感謝Ricky的幫忙。帶圖片的版本，請(qǐng)下載附件。第一步，創(chuàng)建一個(gè)工程第二步，刪除clock_generator.第三步，刪除時(shí)鐘 發(fā)表于：2013/8/31 ChinaAET 2013“賽靈思FPGA”主題季博客大賽 由Avnet和Digilent共同開(kāi)發(fā)的國(guó)內(nèi)首個(gè)基于Xilinx Zynq?-7000擴(kuò)展式處理平臺(tái)（EPP）的開(kāi)發(fā)套件ZedBoard終于橫空出世，給高性能系統(tǒng)設(shè)計(jì)帶來(lái)了福音，讓設(shè)計(jì)者不再被芯片性能束縛。ChinaAET特聯(lián)合Avnet公司為該開(kāi)發(fā)套件提供測(cè)評(píng)！ 發(fā)表于：2013/8/30 2013 ChinaAET“FPGA”主題季博客大賽 分享FPGA的解決方案、設(shè)計(jì)體驗(yàn)、開(kāi)發(fā)板及教程的點(diǎn)點(diǎn)滴滴…不論是Altera、Xilinx，還是國(guó)產(chǎn)FPGA、Actel、Lattice，均可放馬過(guò)來(lái)。 發(fā)表于：2013/8/30 基于FPGA的脈搏信號(hào)采集系統(tǒng)設(shè)計(jì) 介紹了一種人體脈搏信號(hào)的采集系統(tǒng)，通過(guò)專用的脈搏傳感器采集信號(hào)，將得到的信號(hào)經(jīng)過(guò)預(yù)處理后送到FPGA，暫存到RAM中，同時(shí)用FPGA驅(qū)動(dòng)VGA接口實(shí)時(shí)顯示脈搏波形。利用FPGA的片內(nèi)資源RAM實(shí)現(xiàn)了脈搏波形圖像的動(dòng)態(tài)顯示，實(shí)時(shí)性好、畫面清晰，為后續(xù)的生理病理信息提取提供了有效支持。 發(fā)表于：2013/8/30 ?…227228229230231232233234235236…?
