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Altera被曝將易主銀湖資本

Altera被曝將易主銀湖資本

2 月 19 日消息，彭博社今天（2 月 19 日）發(fā)布博文，報道稱私募巨頭銀湖資本（Silver Lake Management）正與英特爾進(jìn)行深入談判，計劃收購其可編程芯片部門 Altera 的多數(shù)股權(quán)。

一種UWB的MAC緩存設(shè)計

實現(xiàn)了一個脈沖超寬帶、高速、短距離無線通信組網(wǎng)工程的MAC緩存設(shè)計，使用片外SDRAM與MAC芯片電路中優(yōu)先級最高的FIFO進(jìn)行數(shù)據(jù)交互，并在SMIC 0.18 μm CMOS工藝下進(jìn)行了流片。測試結(jié)果證明其在125 MHz下能正常工作。

發(fā)表于：7/29/2013

UWB定位系統(tǒng)FPGA基帶處理設(shè)計

基于到達(dá)時間差（TDOA）算法，設(shè)計了一個脈沖超寬帶（IR-UWB）室內(nèi)定位系統(tǒng)的原理驗證樣機(jī)。主要介紹傳感器捕捉標(biāo)簽發(fā)送的IR-UWB窄脈沖，進(jìn)而測出窄脈沖到達(dá)傳感器時刻的方法。利用FPGA中數(shù)字時鐘管理器（DCM）的相移器功能模塊（PS）構(gòu)成延遲鎖相環(huán)（DLL），測得到達(dá)傳感器的窄脈沖相對于同步時鐘的時刻。原理驗證系統(tǒng)定位精度優(yōu)于40 cm，達(dá)到設(shè)計要求。

發(fā)表于：7/26/2013

基于EPM240T100的步進(jìn)電機(jī)綜合系統(tǒng)設(shè)計

在分析步進(jìn)電機(jī)內(nèi)部結(jié)構(gòu)和工作原理的基礎(chǔ)上，介紹了步進(jìn)電機(jī)控制器邏輯設(shè)計思路。控制芯片選用ALTERA公司的高性價比、專用大規(guī)模集成電路芯片EPM240T100，實現(xiàn)了步進(jìn)電機(jī)控制系統(tǒng)。

發(fā)表于：7/22/2013

基于低成本FPGA的高清低碼流H.264攝像機(jī)SoC參考設(shè)計

本文提出了一種基于低成本FPGA的高清低碼流安防攝像機(jī)SoC實現(xiàn)方式，該設(shè)計已經(jīng)完全實現(xiàn)，開創(chuàng)了高清低碼流安防攝像機(jī)SoC的先河。

發(fā)表于：7/19/2013

數(shù)字濾波器輸入輸出的設(shè)計與實現(xiàn)

濾波器是任何信號處理系統(tǒng)的關(guān)鍵組成部分，隨著現(xiàn)代應(yīng)用的日趨復(fù)雜，濾波器設(shè)計的復(fù)雜程度也日益提高。采用 FPGA 設(shè)計和實現(xiàn)的高性能濾波器的能力是模擬方法所望塵莫及的。另外，采用FPGA 設(shè)計的數(shù)字濾波器可以避免模擬設(shè)計中存在的某些問題，特別是組件漂移和容差（在高可靠應(yīng)用中，由溫度過高、老化和輻射問題造成）。這些模擬問題會顯著降低濾波器的性能，特別是在通帶紋波等方面。

發(fā)表于：7/19/2013

聯(lián)華電子 (UMC) 28納米節(jié)點采用Cadence物理和電學(xué)制造性設(shè)計簽收解決方案

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（NASDAQ:CDNS）今天宣布，歷經(jīng)廣泛的基準(zhǔn)測試后，半導(dǎo)體制造商聯(lián)華電子（NYSE：UMC；TWSE：2303）（UMC）已采用Cadence “設(shè)計內(nèi)”和“簽收”可制造性設(shè)計（DFM）流程對28納米設(shè)計進(jìn)行物理簽收和電學(xué)變量優(yōu)化。該流程既解決了隨機(jī)和系統(tǒng)良率問題，又為客戶的28納米設(shè)計提供另一種成熟的制造流程。通過與聯(lián)華電子的合作開發(fā)，這些新的流程整合了業(yè)界領(lǐng)先的DFM預(yù)防、分析和簽收能力，包括Cadence光刻物理分析器（LPA）、Cadence模板分析、Cadence光刻電學(xué)分析器（LEA）和Cadence化學(xué)機(jī)械拋光預(yù)測（CCP）技術(shù)。

發(fā)表于：7/19/2013

運(yùn)用FPGA解決DSP設(shè)計難題

作者：RegZatrepalekHardent公司DSP/FGPA設(shè)計專家rzatrepalek@hardent.com本文以實踐為基礎(chǔ)，對DSP和FPGA技術(shù)進(jìn)行了簡要回顧，并詳細(xì)比較了這兩種架構(gòu)在FIR濾波器應(yīng)用中的優(yōu)劣。DSP對電子系

發(fā)表于：7/18/2013

FPGA IP核軟硬件協(xié)同驗證采用形式驗證技術(shù)

從移動設(shè)備到汽車乃至工業(yè)機(jī)械，越來越多的產(chǎn)品采用需要軟硬件協(xié)同工作的高級處理技術(shù)來執(zhí)行一系列艱巨的任務(wù)。不過，隨著系統(tǒng)日趨復(fù)雜性，設(shè)計人員在驗證軟硬件是否能夠協(xié)同工作方面也面臨著日益嚴(yán)峻的挑戰(zhàn)。過去

發(fā)表于：7/18/2013

在FPGA中實現(xiàn)狀態(tài)機(jī)的方法

狀態(tài)機(jī)往往是FPGA開發(fā)的主力。選擇合適的架構(gòu)和實現(xiàn)方法將確保您獲得一款最佳解決方案FPGA常常用于執(zhí)行基于序列和控制的行動，比如實現(xiàn)一個簡單的通信協(xié)議。對于設(shè)計人員來說，滿足這些行動和序列

發(fā)表于：7/18/2013

基于FPGA的超導(dǎo)MRI的B0渦流補(bǔ)償算法

采用可以用FPGA實現(xiàn)的算法進(jìn)行梯度電流預(yù)補(bǔ)償?shù)姆椒ㄟM(jìn)行B0渦流的補(bǔ)償。鑒于FPGA具有高速并行處理和狀態(tài)機(jī)無限循環(huán)的特點，設(shè)計了一種從開機(jī)到斷電，1 ?滋s計算一次不間斷的 B0渦流補(bǔ)償?shù)哪Ｊ?。試驗證明，該方法通用性好、速度快、體積小、成本低。

發(fā)表于：7/17/2013