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Altera被曝將易主銀湖資本

Altera被曝將易主銀湖資本

2 月 19 日消息，彭博社今天（2 月 19 日）發(fā)布博文，報(bào)道稱私募巨頭銀湖資本（Silver Lake Management）正與英特爾進(jìn)行深入談判，計(jì)劃收購(gòu)其可編程芯片部門 Altera 的多數(shù)股權(quán)。

您的系統(tǒng)時(shí)間準(zhǔn)確嗎？

作者：AustinLesea賽靈思實(shí)驗(yàn)室首席工程師austin.lesea@xilinx.comSymmetricom公司推出的微型GPS用振蕩器能方便地替換系統(tǒng)設(shè)計(jì)中的原子鐘。該振蕩器搭配賽靈思ZynqSoC，就能構(gòu)建NTP服務(wù)器。

發(fā)表于：6/25/2013

無(wú)MCU的USB2.0設(shè)備控制器IP設(shè)計(jì)與驗(yàn)證

實(shí)現(xiàn)了一種無(wú)需MCU的USB2.0設(shè)備控制器IP核。使用硬件電路代替?zhèn)鹘y(tǒng)單片機(jī)實(shí)現(xiàn)的MCU和固件功能，支持高速(480 Mb/s)和全速(12 Mb/s)傳輸。所設(shè)計(jì)的IP核在FPGA上經(jīng)過(guò)了驗(yàn)證，結(jié)果表明它可以作為獨(dú)立的模塊用于SoC系統(tǒng)中。

發(fā)表于：6/14/2013

Mentor Graphics驗(yàn)證平臺(tái)為ARM AMBA 5 CHI和AMBA 4 ACE兩款設(shè)計(jì)增添高速緩存一致性和互聯(lián)性能

Mentor Graphics公司（納斯達(dá)克代碼：MENT）今天宣布Questa®和Veloce®平臺(tái)已經(jīng)增添了高速緩存一致性互聯(lián)子系統(tǒng)驗(yàn)證。對(duì)于按照ARM的AMBA 5 CHI規(guī)格設(shè)計(jì)高性能、分布式計(jì)算系統(tǒng)以及按照ARM的AMBA 4 ACE規(guī)范設(shè)計(jì)移動(dòng)應(yīng)用設(shè)備的工程團(tuán)隊(duì)而言，他們現(xiàn)已完全能夠驗(yàn)證出：互聯(lián)子系統(tǒng)實(shí)現(xiàn)最大程度的系統(tǒng)級(jí)性能以及分布式高速緩存存儲(chǔ)器具有一致性。

發(fā)表于：6/13/2013

Altera發(fā)布第10代產(chǎn)品路線圖年底提供14nm測(cè)試芯片

Altera的下一代產(chǎn)品將是出人意料的Stratix 10 、Arria 10。為什么會(huì)這樣命名呢？Altera將于2013年提供14 nm Stratix 10 FPGA測(cè)試芯片，2014年為Stratix 10 FPGA提供Quartus II軟件支持。

發(fā)表于：6/13/2013

基于VHDL的數(shù)字系統(tǒng)層次化設(shè)計(jì)方法

通過(guò)對(duì)數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì)，介紹了基于VHDL語(yǔ)言的數(shù)字系統(tǒng)層次化設(shè)計(jì)方法。首先將數(shù)字系統(tǒng)按功能劃分為不同的模塊，各模塊電路的設(shè)計(jì)通過(guò)VHDL語(yǔ)言編程實(shí)現(xiàn)，然后建立頂層電路原理圖。使用MAX+PLUS II開(kāi)發(fā)軟件完成設(shè)計(jì)輸入、編譯、邏輯綜合和功能仿真，最后在CPLD上實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計(jì)。結(jié)果表明，使用這種設(shè)計(jì)方法可以大大地簡(jiǎn)化硬件電路的結(jié)構(gòu)，具有可靠性高、靈活性強(qiáng)等特點(diǎn)。

發(fā)表于：6/6/2013

基于FPGA的B碼同步信號(hào)源的設(shè)計(jì)

Cyclone是Altera公司推出的低價(jià)格、高容量的FPGA，具有多達(dá)20 060個(gè)邏輯單元和173個(gè)可使用的I/O管腳。IRIG-B碼是標(biāo)準(zhǔn)時(shí)間碼格式之一，廣泛應(yīng)用于靶場(chǎng)時(shí)間信息的傳遞和各系統(tǒng)的信號(hào)同步。利用FPGA和高精度頻率源設(shè)計(jì)的同步信號(hào)源，將同步信號(hào)精度由原來(lái)的200 ns提高到10 ns，并實(shí)現(xiàn)了系統(tǒng)的小型化、模塊化。結(jié)果表明，該系統(tǒng)運(yùn)行穩(wěn)定，調(diào)試方便，具有較強(qiáng)的抗干擾能力和實(shí)際應(yīng)用價(jià)值。

發(fā)表于：6/4/2013

Vivado高效設(shè)計(jì)案例博客大賽

“工欲善其事，必先利其器”！工程界的精英們，All Programmable is Imperative（可編程勢(shì)在必行）的時(shí)代，面向未來(lái)10年All Programmable 器件開(kāi)發(fā)的行業(yè)首個(gè)SoC增強(qiáng)型設(shè)計(jì)套件Vivado Design Suit，為設(shè)計(jì)行業(yè)帶來(lái)的是快速、高效、簡(jiǎn)單易用；是率先上市；是迅速擊敗競(jìng)爭(zhēng)對(duì)手的利器。如果您正在使用或者已經(jīng)掌握了這個(gè)強(qiáng)大的利器，我們期待著您懷抱廣闊的社區(qū)精神不吝分享Vivado強(qiáng)大的功能優(yōu)勢(shì)，以幫助和推動(dòng)更多的設(shè)計(jì)者走出傳統(tǒng)的設(shè)計(jì)流程，讓他們的設(shè)計(jì)從幾年變成幾個(gè)月，從幾個(gè)月變成幾天，從幾天變成幾個(gè)小時(shí)!

發(fā)表于：6/1/2013

聲納圖像對(duì)比度增強(qiáng)的并行算法研究

分析了MATLAB并行計(jì)算工具箱中各部件的關(guān)系，在Windows環(huán)境下搭建了并行計(jì)算集群;采用滑動(dòng)鄰域操作對(duì)聲納圖像進(jìn)行了對(duì)比度增強(qiáng)處理;重點(diǎn)介紹了MATLAB下的數(shù)據(jù)并行編程，利用分布式數(shù)組設(shè)計(jì)了集群環(huán)境下的圖像增強(qiáng)并行算法。實(shí)驗(yàn)結(jié)果表明,MATLAB強(qiáng)大的內(nèi)部函數(shù)使得并行計(jì)算易于實(shí)現(xiàn)，有效地提高了圖像處理的實(shí)時(shí)性。

發(fā)表于：5/31/2013

一種遙測(cè)數(shù)據(jù)實(shí)時(shí)壓縮系統(tǒng)

介紹了一種遙測(cè)數(shù)據(jù)實(shí)時(shí)壓縮系統(tǒng)的設(shè)計(jì)方案，該設(shè)計(jì)以FPGA+DSP為硬件架構(gòu)，以具有一階差分預(yù)測(cè)的ARC編碼為無(wú)損壓縮方案，達(dá)到了較高的壓縮去除率和較快的壓縮速度，適合在可靠性要求較高的遙測(cè)系統(tǒng)中使用。經(jīng)實(shí)驗(yàn)驗(yàn)證,無(wú)損壓縮系統(tǒng)有效地緩解了遙測(cè)系統(tǒng)的傳輸帶寬壓力。

發(fā)表于：5/21/2013

基于W5300和FPGA的實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

為實(shí)現(xiàn)數(shù)據(jù)采集的實(shí)時(shí)傳輸和遠(yuǎn)程控制，設(shè)計(jì)并實(shí)現(xiàn)了基于W5300和FPGA的實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)。系統(tǒng)選用W5300搭建網(wǎng)絡(luò)模塊，采用TCP協(xié)議與遠(yuǎn)程上位機(jī)通信，控制以AD7357為核心的A/D模塊進(jìn)行數(shù)據(jù)采集。通過(guò)對(duì)系統(tǒng)穩(wěn)定性和準(zhǔn)確性的反復(fù)測(cè)試，最終可實(shí)現(xiàn)兩路A/D以1.5 MS/s采樣率對(duì)50 Hz~750 kHz信號(hào)的準(zhǔn)確采樣并向遠(yuǎn)程上位機(jī)實(shí)時(shí)傳輸數(shù)據(jù)。

發(fā)表于：5/20/2013