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銀湖資本完成對(duì)Altera的51%股權(quán)收購

銀湖資本完成對(duì)Altera的51%股權(quán)收購

北京時(shí)間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導(dǎo)者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對(duì) Altera 51% 股權(quán)的收購，該股權(quán)原由英特爾公司持有。同時(shí)，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對(duì) Altera 未來良好發(fā)展充滿信心。

基于SoPC的低應(yīng)變反射波檢測系統(tǒng)

提出了一種基于核心處理單元為Altera NiosⅡ的SoPC的智能低應(yīng)變反射波檢測系統(tǒng)。介紹了低應(yīng)變反射波檢測法，探討了系統(tǒng)具體的軟硬件設(shè)計(jì)。系統(tǒng)的主要目的是使復(fù)雜電子系統(tǒng)可在單塊FPGA上實(shí)現(xiàn)，該系統(tǒng)在基樁完整性檢測中具有廣闊的應(yīng)用前景，并能通過適當(dāng)改進(jìn)，應(yīng)用于其他工程檢測中。

發(fā)表于：9/13/2010

基于FPGA的棧空間管理器的研究和設(shè)計(jì)

提出了一種將堆?？臻g劃分為任務(wù)棧和中斷嵌套棧的設(shè)計(jì)結(jié)構(gòu)，使堆?？臻g最小化。采用VHDL硬件語言，在FPGA設(shè)備上模擬實(shí)現(xiàn)了具有自動(dòng)檢驗(yàn)功能的?？臻g管理器。?？臻g管理器由不同功能的邏輯模塊組成，主要闡述了狀態(tài)控制邏輯模塊和地址產(chǎn)生邏輯模塊的設(shè)計(jì)方法。

發(fā)表于：9/10/2010

基于PXI的高速數(shù)字化儀模塊

設(shè)計(jì)了一種基于PXI接口、雙通道12位、采樣速率250 Msps的高速數(shù)字化儀模塊，給出該系統(tǒng)的工作原理、設(shè)計(jì)思想和實(shí)現(xiàn)方案，系統(tǒng)采用雙通道A／D轉(zhuǎn)換器進(jìn)行采樣，使用高性能FPGA器件進(jìn)行通道控制、數(shù)據(jù)處理和接口設(shè)計(jì)，具有功能強(qiáng)大的前端調(diào)理電路，可以選擇匹配阻抗和耦合方式、具有增益自動(dòng)調(diào)整功能，滿足大范圍信號(hào)的測量要求。從硬件和軟件兩個(gè)方面對(duì)高速數(shù)據(jù)采集、傳輸和存儲(chǔ)的關(guān)鍵問題進(jìn)行了深入探討。該數(shù)字化儀模塊可方便的與其他PXI儀器組成測試系統(tǒng)，實(shí)現(xiàn)對(duì)信號(hào)的高速采樣和長時(shí)間記錄。

發(fā)表于：9/10/2010

H.264/AVC中CAVLC編碼器的硬件設(shè)計(jì)與實(shí)現(xiàn)

設(shè)計(jì)了一種H.264標(biāo)準(zhǔn)的CAVLC編碼器，對(duì)原有軟件流程進(jìn)行部分改進(jìn)，提出了并行處理各編碼子模塊的算法結(jié)構(gòu)。重點(diǎn)對(duì)非零系數(shù)級(jí)（level）編碼模塊進(jìn)行優(yōu)化，采用并行處理和流水線相結(jié)合的結(jié)構(gòu)，減少了cavlc編碼的時(shí)鐘周期，提供了穩(wěn)定吞吐量。采用Xilinx公司VirtexⅡ系列的xc2v250 FPGA進(jìn)行實(shí)現(xiàn)驗(yàn)證，最高時(shí)鐘頻率可達(dá)158.1 MHz，可滿足實(shí)時(shí)編碼H.264高清視頻要求。

發(fā)表于：9/10/2010

愛特梅爾QTouch Studio 4.3軟件工具簡化觸摸設(shè)計(jì)

QTouch Studio 4.3可以滿足觸摸設(shè)計(jì)各個(gè)階段的需求，新增業(yè)界首創(chuàng)觸摸驗(yàn)證向?qū)?Touch Validation Wizard) 智能觸摸界面設(shè)計(jì)功能，能夠加快上市速度

發(fā)表于：9/9/2010

基于DSP和FPGA的經(jīng)緯儀控制系統(tǒng)設(shè)計(jì)

DSP和FPGA組成的伺服控制系統(tǒng)能夠滿足復(fù)雜的控制算法要求。通過對(duì)TI公司的DSP控制芯片TMS320F2812和ALTERA公司的FPGA芯片EP1C3T144的功能和特點(diǎn)分析，給出了一種基于DSP和FPGA的光電經(jīng)緯儀伺服控制電路的設(shè)計(jì)方案。增加了可靠性和精度。

發(fā)表于：9/9/2010

基于FPGA原型的GPS基帶驗(yàn)證系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

隨著SoC設(shè)計(jì)復(fù)雜度的提高，驗(yàn)證已成為集成電路設(shè)計(jì)過程中的瓶頸，而FPGA技術(shù)的快速發(fā)展以及良好的可編程特性使基于FPGA的原型驗(yàn)證越來越多地被用于SoC系統(tǒng)的設(shè)計(jì)過程。本文討論了GPS基帶的驗(yàn)證方案以及基于FPGA的設(shè)計(jì)實(shí)現(xiàn)，并對(duì)驗(yàn)證過程中的問題進(jìn)行了分析，并提出相應(yīng)的解決辦法。

發(fā)表于：9/9/2010

基于CPLD+DSP的實(shí)時(shí)數(shù)字圖像穩(wěn)定系統(tǒng)

數(shù)字圖像穩(wěn)定是圖像序列處理中得一項(xiàng)重要的前處理步驟。早期的方法是對(duì)攝像機(jī)本身的機(jī)械和光路進(jìn)行穩(wěn)定，隨著數(shù)字技術(shù)的發(fā)展，可以對(duì)采集到的圖像進(jìn)行處理，使圖像在顯示器上能夠穩(wěn)定地顯示，同時(shí)也為了更好地為后續(xù)處理提供穩(wěn)定的圖像序列，如圖像拼接、圖像增強(qiáng)、信息融合、目標(biāo)追蹤、目標(biāo)識(shí)別等各種圖像處理技術(shù)的綜合運(yùn)用。

發(fā)表于：9/9/2010

Altera在IBC2010展示業(yè)界第一款單芯片4K格式轉(zhuǎn)換參考設(shè)計(jì)

2010年9月8號(hào)，北京——Altera公司(NASDAQ: ALTR)今天宣布，公司將在9月9號(hào)至14號(hào)于阿姆斯特丹RAI中心舉行的IBC2010展示業(yè)界第一款集成了串行數(shù)字接口(SDI)的單芯片4K格式轉(zhuǎn)換參考設(shè)計(jì)，展位是第5廳A19。當(dāng)今的數(shù)字影院以及數(shù)字簽名、現(xiàn)場活動(dòng)和視頻會(huì)議等下一代Pro A/V應(yīng)用推動(dòng)了4K分辨率的使用。

發(fā)表于：9/8/2010

FPGA/CPLD設(shè)計(jì)小技巧之Verilog篇

這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表，這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢，為了提高你的設(shè)計(jì)性能和提高速度的可靠性，你必須確定你的設(shè)計(jì)通過所有的這些檢查。

發(fā)表于：9/8/2010