FPGA時(shí)序收斂

您編寫的代碼是不是雖然在仿真器中表現(xiàn)正常，但是在現(xiàn)場卻斷斷續(xù)續(xù)出錯(cuò)？要不然就是有可能在您使用更高版本的工具鏈進(jìn)行編譯時(shí)，它開始出錯(cuò)。您檢查自己的測試平臺(tái)，并確認(rèn)測試已經(jīng)做到 100% 的完全覆蓋，而且所有測試均未出現(xiàn)任何差錯(cuò)，但是問題仍然頑疾難除。

發(fā)表于：10/9/2010

基于FPGA的兩種DDS實(shí)現(xiàn)

DDS(Direct Digital Freqiaency Synthesizers)廣泛應(yīng)用于雷達(dá)系統(tǒng)、數(shù)字通信、電子對抗、電子測量等民用軍用設(shè)備中。它是隨著半導(dǎo)體技術(shù)和數(shù)字技術(shù)的快速發(fā)展而發(fā)展起來的新型的頻率合成技術(shù)，與傳統(tǒng)的VCO+PLL的模擬方式產(chǎn)生所需頻率相比，DDS技術(shù)具有頻率分辨率高，相位噪聲低，帶寬較寬，頻譜純度好等優(yōu)點(diǎn)。

發(fā)表于：10/8/2010

一種基于FPGA的鎖相環(huán)位同步提取電路設(shè)計(jì)

在數(shù)字通信中，除了獲取相干載波的載波同步外，位同步的提取是更為重要的一個(gè)環(huán)節(jié)。一般的位同步電路大多采用標(biāo)準(zhǔn)邏輯器件按傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)方法構(gòu)成，具有功耗大，可靠性低的缺點(diǎn)。用FPGA設(shè)計(jì)電路具有很高的靈活性和可靠性，可以提高集成度和設(shè)計(jì)速度，增強(qiáng)系統(tǒng)的整體性能。

發(fā)表于：9/30/2010

基于FPGA的DDFS與DDWS兩種實(shí)現(xiàn)方式

DDS(Direct Digital Freqiaency Synthesizers)廣泛應(yīng)用于雷達(dá)系統(tǒng)、數(shù)字通信、電子對抗、電子測量等民用軍用設(shè)備中。它是隨著半導(dǎo)體技術(shù)和數(shù)字技術(shù)的快速發(fā)展而發(fā)展起來的新型的頻率合成技術(shù)，與傳統(tǒng)的VCO+PLL的模擬方式產(chǎn)生所需頻率相比，DDS技術(shù)具有頻率分辨率高，相位噪聲低，帶寬較寬，頻譜純度好等優(yōu)點(diǎn)。這些技術(shù)指標(biāo)在一個(gè)系統(tǒng)中是至關(guān)重要的，決定著一個(gè)系統(tǒng)的成敗。

發(fā)表于：9/30/2010

基于FPGA和DDS技術(shù)的正弦信號(hào)發(fā)生器設(shè)計(jì)

對于正弦信號(hào)發(fā)生器的設(shè)計(jì)，可以采用DDS，即直接數(shù)字頻率合成方案實(shí)現(xiàn)。DDS的輸出頻率是數(shù)字可調(diào)的，完全能實(shí)現(xiàn)頻率為1 kHz～10 MHz之間的正弦信號(hào)，這是實(shí)際應(yīng)用中產(chǎn)生可調(diào)頻率正弦信號(hào)波形較為理想的方案。實(shí)現(xiàn)DDS常用3種技術(shù)方案：高性能DDS單片電路的解決方案；低頻正弦波DDS單片電路的解決方案；自行設(shè)計(jì)的基于FPGA芯片的解決方案。雖然有的專用DDS芯片的功能也比較多，但控制方式卻是固定的，因此不一定滿足用戶需求。而基于FPGA則可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實(shí)用性。專用DDS芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號(hào)抖動(dòng)很小，可以輸出高質(zhì)量的模擬信號(hào)；利用FPGA也能輸出較高質(zhì)量的信號(hào)，雖然達(dá)不到專用DDS芯片的水平，但信號(hào)精度誤差非常小，能滿足大多數(shù)信號(hào)源要求。

發(fā)表于：9/30/2010

基于FPGA的按鍵彈跳消除模塊的研究與應(yīng)用

按鍵在數(shù)字電路設(shè)計(jì)中經(jīng)常用到。按鍵的彈跳現(xiàn)象是數(shù)字系統(tǒng)設(shè)計(jì)中存在的客觀問題。按鍵是機(jī)械觸點(diǎn)，當(dāng)接觸點(diǎn)斷開或閉合時(shí)會(huì)產(chǎn)生抖動(dòng)。為使每一次按鍵只做一次響應(yīng)，就必須去除抖動(dòng)。本文對按鍵的抖動(dòng)信號(hào)進(jìn)行了分析，并通過計(jì)數(shù)器的方式完成了消除抖動(dòng)電路模塊的設(shè)計(jì)。把該模塊應(yīng)用到按鍵控制LCD顯示的系統(tǒng)中，并在Memec代理的Virtex-4 MB系統(tǒng)實(shí)驗(yàn)板上實(shí)現(xiàn)了該系統(tǒng)。消抖電路的效果良好，按鍵控制LCD顯示結(jié)果正常。

發(fā)表于：9/30/2010

基于FPGA的并行DDS

介紹一種提高直接數(shù)字合成器（DDS）系統(tǒng)時(shí)鐘頻率的并行處理方法。給出了一個(gè)基于現(xiàn)場可編程門陣列（FPGA）的具有400MHz系統(tǒng)時(shí)鐘頻率DDS電路的實(shí)現(xiàn)方法和實(shí)驗(yàn)測試結(jié)果。采用直接中頻輸出方式，輸出頻率范圍250MHz～350MHz，頻率分辨率6Hz，寄生信號(hào)抑制50dB。該DDS電路具有接口簡單、使用靈活等優(yōu)點(diǎn)，可用于雷達(dá)、電子戰(zhàn)領(lǐng)域的寬帶信號(hào)產(chǎn)生。

發(fā)表于：9/30/2010

直接數(shù)字頻率合成器DDS的優(yōu)化設(shè)計(jì)

在深入理解DDS基本原理的基礎(chǔ)上，采用多級流水線控制技術(shù)對DDS的VHDL語言實(shí)現(xiàn)進(jìn)行了優(yōu)化，并進(jìn)行了異步接口的同步化設(shè)計(jì)，給出了DDS系統(tǒng)的時(shí)序仿真結(jié)果及其在FPGA中的資源占有率。

發(fā)表于：9/30/2010

基于DDS和FPGA技術(shù)的高動(dòng)態(tài)擴(kuò)頻信號(hào)源的研究

提出一種基于DDS和FPGA技術(shù)的高動(dòng)態(tài)擴(kuò)頻仿真信號(hào)源的實(shí)現(xiàn)方案。采用了DDS技術(shù)的芯片AD9854和AD9850,能夠模擬多普勒頻移,實(shí)現(xiàn)高動(dòng)態(tài)環(huán)境仿真。載波中心頻率變化范圍達(dá)到100kHz,變化率1.8kHz/s。

發(fā)表于：9/30/2010

基于上位機(jī)與FPGA開發(fā)板的光纖通道接口適配器

隨著存儲(chǔ)技術(shù)的迅速發(fā)展，存儲(chǔ)容量得到了迅速的增長，存儲(chǔ)系統(tǒng)的數(shù)據(jù)傳輸速度成為了主要的瓶頸。光纖的傳輸具有其速度上的優(yōu)勢，然而，在光纖傳輸要受到光纖通道接口的限制，因此光纖通道應(yīng)用于高速數(shù)據(jù)傳輸?shù)囊粋€(gè)關(guān)鍵技術(shù)問題是接口的設(shè)計(jì)問題，本文對有效地解決高數(shù)據(jù)傳輸在接口處的瓶頸具有現(xiàn)實(shí)意義?！　? 方案設(shè)計(jì)　　完整的實(shí)現(xiàn)要包含PC機(jī)軟件編程、Virtex-5開發(fā)板的底層鏈路實(shí)現(xiàn)。PC機(jī)的軟件編寫主要實(shí)現(xiàn)鏈路的創(chuàng)建注銷控制、數(shù)據(jù)的組幀、數(shù)據(jù)的傳輸控制、傳輸過程中的顯示;VirteX-5開發(fā)板主要實(shí)現(xiàn)數(shù)據(jù)的鏈路貫通、支持上位機(jī)所定義的幀結(jié)構(gòu)的傳輸過程?！　?　　如圖1所示，接口適配器功能實(shí)現(xiàn)過程主要包含協(xié)議的正確理解，按照協(xié)議的幀結(jié)構(gòu)和數(shù)據(jù)結(jié)構(gòu)的組織、具體的實(shí)現(xiàn)模塊的設(shè)計(jì)與編寫、結(jié)合VirteX-5底層鏈路的貫通實(shí)現(xiàn)光纖通信接口適配器功能?！?/a>