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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。

嵌入式軟核NiosⅡ串口直接讀寫寄存器的編程方法

NiosⅡ處理器是Intel公司為Altera公司推出的一個32位精簡指令處理器軟核。在Altera公司推出的軟件SoPC中加載NiosⅡ軟核和相應(yīng)的外圍接口以及與定義相應(yīng)的自定義指令，然后對設(shè)計進(jìn)行綜合，下載到FPGA中就可以方便地實現(xiàn)一個具有高速DSP功能的嵌入式處理器。NiosⅡ處理器的軟件開發(fā)是建立在ANSIC基礎(chǔ)上的。NiosⅡIDE是NiosⅡ系列嵌入式處理器的主要軟件開發(fā)工具。用戶可以在NiosⅡIDE中完成所有的軟件開發(fā)任務(wù)，如編輯、編譯、下載、調(diào)試和閃存編程。NiosⅡ嵌入式系統(tǒng)的一個重要問題就是軟件代碼量的大小，這關(guān)系到存放代碼的存儲器件容量大小，因此控制和減小程序代碼量是降低系統(tǒng)成本的重要方法，必須首先從處理器的啟動順序開始研究。1串口C語言方式編程使用該方法要加上下面語句：執(zhí)行上面程序可以得到串口輸出結(jié)果。如果不調(diào)用alt_main()函數(shù)，則系統(tǒng)默認(rèn)運行步驟如下：(1)調(diào)用alt_os_int()函數(shù)來執(zhí)行任何操作系統(tǒng)所特有的初始化。如果HAL是在操作系統(tǒng)里運行的，那么初始化alt_fd_list_lock命令。它可以控制訪問HAL文件系統(tǒng)，初始化中斷控制器并執(zhí)行中斷。

發(fā)表于：10/9/2010

基于FPGA的Bayer彩色自動白平衡設(shè)計與實現(xiàn)

針對物體在不同色溫光源照射下呈現(xiàn)偏色的現(xiàn)象，用FPGA實現(xiàn)對Bayer CCD數(shù)字相機的自動白平衡處理。根據(jù)CFA(Color Filter Array)的分布特點，利用雙端口RAM(DPRAM)，實現(xiàn)了顏色插值與色彩空間轉(zhuǎn)換。在FPGA上設(shè)計了自動白平衡的三大電路模塊：色溫估計、增益計算和色溫校正，并連接形成一個負(fù)反饋回路，然后結(jié)合EDA設(shè)計的特點，改進(jìn)了增益計算的過程，有效地抑制了色彩振蕩現(xiàn)象。

發(fā)表于：10/9/2010

一種改進(jìn)型中頻數(shù)字化正交解調(diào)結(jié)構(gòu)

提出了一種改進(jìn)型中頻數(shù)字化正交解調(diào)結(jié)構(gòu)，通過在現(xiàn)場可編程門陣列內(nèi)部對采樣數(shù)據(jù)流拆分后，分路進(jìn)行數(shù)字解調(diào)的方法，大幅降低了現(xiàn)場可編程門陣列的內(nèi)核工作頻率。解決了中頻數(shù)字接收機使用超高速A/D轉(zhuǎn)換器時，對可編程門陣列內(nèi)核頻率要求過高的問題。詳細(xì)介紹了新結(jié)構(gòu)的組成和工作原理，并使用SIMULINK對新結(jié)構(gòu)建模和仿真，驗證了其可行性。

發(fā)表于：10/9/2010

軟件無線電平臺可重配置接口的實現(xiàn)

實現(xiàn)了一種用于上位機和FPGA處理板之間通信的可重配置接口，詳細(xì)介紹了該接口的包格式設(shè)計和FPGA邏輯設(shè)計。仿真結(jié)果表明，該可重配置接口能根據(jù)信令，實現(xiàn)準(zhǔn)實時在線參數(shù)配置，滿足多種主流通信體制的不同速率要求。

發(fā)表于：10/9/2010

賽靈思聯(lián)手四川虹視成立FPGA聯(lián)合實驗室

全球可編程邏輯解決方案領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ: XLNX) ），2010年9月14日宣布與四川虹視顯示技術(shù)有限公司（簡稱四川虹視）在成都高新區(qū)共同成立FPGA聯(lián)合實驗室, 致力于推動虹視公司最新的OLED產(chǎn)品技術(shù)研發(fā)，賽靈思全球消費市場總監(jiān)Harry Raftopoulos，高級技術(shù)市場經(jīng)理酆毅，四川虹視總經(jīng)理郎豐偉，技術(shù)總監(jiān)文東星、產(chǎn)品研發(fā)中心部長田朝勇等出席了簽字揭牌儀式。

發(fā)表于：10/9/2010

FPGA時序收斂

您編寫的代碼是不是雖然在仿真器中表現(xiàn)正常，但是在現(xiàn)場卻斷斷續(xù)續(xù)出錯？要不然就是有可能在您使用更高版本的工具鏈進(jìn)行編譯時，它開始出錯。您檢查自己的測試平臺，并確認(rèn)測試已經(jīng)做到 100% 的完全覆蓋，而且所有測試均未出現(xiàn)任何差錯，但是問題仍然頑疾難除。

發(fā)表于：10/9/2010

基于FPGA的兩種DDS實現(xiàn)

DDS(Direct Digital Freqiaency Synthesizers)廣泛應(yīng)用于雷達(dá)系統(tǒng)、數(shù)字通信、電子對抗、電子測量等民用軍用設(shè)備中。它是隨著半導(dǎo)體技術(shù)和數(shù)字技術(shù)的快速發(fā)展而發(fā)展起來的新型的頻率合成技術(shù)，與傳統(tǒng)的VCO+PLL的模擬方式產(chǎn)生所需頻率相比，DDS技術(shù)具有頻率分辨率高，相位噪聲低，帶寬較寬，頻譜純度好等優(yōu)點。

發(fā)表于：10/8/2010

一種基于FPGA的鎖相環(huán)位同步提取電路設(shè)計

在數(shù)字通信中，除了獲取相干載波的載波同步外，位同步的提取是更為重要的一個環(huán)節(jié)。一般的位同步電路大多采用標(biāo)準(zhǔn)邏輯器件按傳統(tǒng)數(shù)字系統(tǒng)設(shè)計方法構(gòu)成，具有功耗大，可靠性低的缺點。用FPGA設(shè)計電路具有很高的靈活性和可靠性，可以提高集成度和設(shè)計速度，增強系統(tǒng)的整體性能。

發(fā)表于：9/30/2010

基于FPGA的DDFS與DDWS兩種實現(xiàn)方式

DDS(Direct Digital Freqiaency Synthesizers)廣泛應(yīng)用于雷達(dá)系統(tǒng)、數(shù)字通信、電子對抗、電子測量等民用軍用設(shè)備中。它是隨著半導(dǎo)體技術(shù)和數(shù)字技術(shù)的快速發(fā)展而發(fā)展起來的新型的頻率合成技術(shù)，與傳統(tǒng)的VCO+PLL的模擬方式產(chǎn)生所需頻率相比，DDS技術(shù)具有頻率分辨率高，相位噪聲低，帶寬較寬，頻譜純度好等優(yōu)點。這些技術(shù)指標(biāo)在一個系統(tǒng)中是至關(guān)重要的，決定著一個系統(tǒng)的成敗。

發(fā)表于：9/30/2010

基于FPGA和DDS技術(shù)的正弦信號發(fā)生器設(shè)計

對于正弦信號發(fā)生器的設(shè)計，可以采用DDS，即直接數(shù)字頻率合成方案實現(xiàn)。DDS的輸出頻率是數(shù)字可調(diào)的，完全能實現(xiàn)頻率為1 kHz～10 MHz之間的正弦信號，這是實際應(yīng)用中產(chǎn)生可調(diào)頻率正弦信號波形較為理想的方案。實現(xiàn)DDS常用3種技術(shù)方案：高性能DDS單片電路的解決方案；低頻正弦波DDS單片電路的解決方案；自行設(shè)計的基于FPGA芯片的解決方案。雖然有的專用DDS芯片的功能也比較多，但控制方式卻是固定的，因此不一定滿足用戶需求。而基于FPGA則可以根據(jù)需要方便地實現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實用性。專用DDS芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號抖動很小，可以輸出高質(zhì)量的模擬信號；利用FPGA也能輸出較高質(zhì)量的信號，雖然達(dá)不到專用DDS芯片的水平，但信號精度誤差非常小，能滿足大多數(shù)信號源要求。

發(fā)表于：9/30/2010