頭條 銀湖資本完成對Altera的51%股權收購 北京時間9月15日晚間，全球 FPGA 創(chuàng)新技術領導者 Altera 宣布，全球技術投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權的收購，該股權原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權，此舉也彰顯了雙方對 Altera 未來良好發(fā)展充滿信心。 最新資訊 賽靈思FPGA SPARTAN3A 的DDR2接口設計 基于FPGA的SDRAM控制器，以高可靠性、強可移植性、易于集成的特點，逐漸取代以往的專用控制器而成為主流解決方案。本文采用Xilinx公司的Spartan-3A系列FPGA和Hynix公司的DDR2 SDRAM器件HY5PS121621實現(xiàn)DDR2控制器的設計。 發(fā)表于：9/8/2010 基于FPGA的USB接口IP核設計 USB(通用串行總線)作為一種外設連接技術，是計算機外設連接技術的重大變革，USB具有速度快、通用性好、擴展性強、功耗低、穩(wěn)定、易開發(fā)等眾多優(yōu)點，在實踐中獲得了廣泛的應用，逐步成為PC機的一種標準接口。USB接口控制芯片是實現(xiàn)USB設備與主機建立通信所必須的芯片，目前國內的USB開發(fā)者所采用的芯片都是由國外的芯片商所提供，如Cypress、NEC、Motorola等大的IC設計公司，價格較貴。由于USB的廣泛應用，國內外眾多科研機構和集成電路設計公司都把目光投向USB這項具有廣闊市場前景的技術。USB內核(USB Core)是USB接口控制芯片的關鍵模塊，設計一個穩(wěn)定、高速的USB內核更是芯片成功推向市場的前提。 發(fā)表于：9/8/2010 LTE標準下Turbo碼編譯碼器的集成設計 針對固定碼長Turbo碼適應性差的缺點，以LTE為應用背景，提出了一種幀長可配置的Turbo編譯碼器的FPGA實現(xiàn)方案。該設計可以依據(jù)具體的信道環(huán)境和速率要求調節(jié)信息幀長，平衡譯碼性能和系統(tǒng)時延。方案采用“自頂向下”的設計思想和“自底而上”的實現(xiàn)方法，對Turbo編譯碼系統(tǒng)模塊化設計后優(yōu)化統(tǒng)一，經(jīng)時序仿真驗證后下載配置到Altera公司Stratix III系列的EP3SL150F1152C2N中。測試結果表明，系統(tǒng)運行穩(wěn)健可靠，并具有良好的移植性；集成化一體設計，為LTE標準下Turbo碼ASIC的開發(fā)提供了參考。 發(fā)表于：9/7/2010 基于FPGA的寬帶數(shù)字接收機變帶寬數(shù)字下變頻器設計 基于FPGA芯片Stratix II EP2S60F672C4設計了一個適用于寬帶數(shù)字接收機的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結合傳統(tǒng)數(shù)字下變頻結構與多相濾波結構的優(yōu)點，實現(xiàn)了對輸入中頻信號的高效高速處理，同時可以在較大范圍內對信號處理帶寬靈活配置。硬件調試結果驗證了本設計的有效性。 發(fā)表于：9/7/2010 強大的FPGA平臺簡化了USB 2.0的集成，降低了LSI開發(fā)時間，并支持低于100ms的硬件重新配置 FTDI靈活的Morph-IC-II平臺結合了Altera Cyclone®-II FPGA與支持高速480Mbit/s USB的芯片和軟件 發(fā)表于：9/7/2010 名博·使用Verilog設計的ModelSim入門指南 本文的部分章節(jié)，來源于作者翻譯的Terasic DE2-115的英文入門文檔。采用軟件平臺：ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition。 發(fā)表于：9/6/2010 28nm 7系列FPGA助力賽靈思挺進百億市場 6月22日，賽靈思公司質量管理和新產(chǎn)品導入全球高級副總裁、亞太區(qū)執(zhí)行總裁湯立人先生和亞太區(qū)市場及應用總監(jiān)張宇清先生向京城媒體宣布了賽靈思又一里程碑式的發(fā)展步驟——創(chuàng)建一套新的產(chǎn)品品牌。賽靈思公司在其 Virtex FPGA系列的基礎上，推出了通用Kintex-7系列FPGA和低功耗/低成本Artix-7系列FPGA。這兩個新系列產(chǎn)品與Virtex-7組成了賽靈思全新的7系列FPGA產(chǎn)品。7系列FPGA產(chǎn)品采用賽靈思的28 nm 平臺，將功耗銳減 50%，容量高達 200萬個邏輯單元。 發(fā)表于：9/3/2010 基于FPGA的仿真系統(tǒng)數(shù)據(jù)采集控制器IP核設計 介紹了在大型工業(yè)模擬仿真系統(tǒng)中，利用FPGA和軟IP核實現(xiàn)數(shù)據(jù)采集及收發(fā)控制的方案，并對其進行設計實現(xiàn)。重點闡述了在發(fā)送指令和采集接收兩種數(shù)據(jù)流模式下，該IP核的控制處理邏輯及工作狀態(tài)機的設計及實現(xiàn)。同時，設計仿真測試對其進行驗證。經(jīng)測試驗證，該IP核能實現(xiàn)對前端模擬仿真設備狀態(tài)實時采集并控制的功能，達到了設計目的。 發(fā)表于：9/2/2010 基于CPLD的16位高精度數(shù)字電壓表設計 傳統(tǒng)的數(shù)字電壓表多以單片機為控制核心，采用CPLD進行產(chǎn)品開發(fā)，可以靈活地進行模塊配置，大大縮短了開發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。 發(fā)表于：9/1/2010 基于FPGA 的多時鐘片上網(wǎng)絡設計 隨著技術的發(fā)展和進步，基于FPGA 的片上網(wǎng)絡研究成為相關領域研究熱點。大多數(shù)基于FPGA 的片上網(wǎng)絡設計都是在單一時鐘下進行， 整個網(wǎng)絡的性能將會因統(tǒng)一時鐘的限制而 降低。介紹基于Xilinx 公司的Virtex-4 平臺下的一個多時鐘片上網(wǎng)絡的設計，以及比較片上網(wǎng)絡在單一時鐘和多時鐘下的性能。 發(fā)表于：9/1/2010 ?…461462463464465466467468469470…?
