頭條 銀湖資本完成對(duì)Altera的51%股權(quán)收購(gòu) 北京時(shí)間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導(dǎo)者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對(duì) Altera 51% 股權(quán)的收購(gòu)，該股權(quán)原由英特爾公司持有。同時(shí)，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對(duì) Altera 未來(lái)良好發(fā)展充滿信心。 最新資訊 20nm工藝 三星流片世界最先進(jìn)半導(dǎo)體芯片 據(jù)悉，三星電子近日宣布，其最新的20nm工藝試驗(yàn)芯片的流片已經(jīng)成功，這也是目前業(yè)內(nèi)最先進(jìn)的半導(dǎo)體制造工藝。 發(fā)表于：7/21/2011 用CPLD控制曼徹斯特編解碼器 本系統(tǒng)采用Xilinx公司生產(chǎn)的XC95144芯片，使用Xilinx Foudation 3.1i軟件進(jìn)行開發(fā)。所用VHDL程序通過(guò)時(shí)序仿真和下載后，觀察波形并進(jìn)行實(shí)際驗(yàn)證，可以正確地接收和發(fā)送曼徹斯特碼，符合設(shè)計(jì)要求。 發(fā)表于：7/21/2011 超低功耗CPLD在電子消費(fèi)產(chǎn)品中的應(yīng)用 當(dāng)今可編程器件正朝著高密度、低功耗、高速的方向發(fā)展。今年，萊迪思半導(dǎo)體公司推出一種型號(hào)為ispMACH4000Z的CPLD器件系列，功耗極低，為便攜式半導(dǎo)體消費(fèi)品市場(chǎng)及其它對(duì)功耗有較高要求的電子產(chǎn)品市場(chǎng)提供了新的可編程解決方案。 發(fā)表于：7/21/2011 基于FPGA的USB接口數(shù)據(jù)采集系統(tǒng)設(shè)計(jì) 介紹了一種高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)。該系統(tǒng)以FPGA作為邏輯控制的核心，以USB2.0作為與上位機(jī)數(shù)據(jù)傳輸?shù)慕涌?，能同時(shí)支持單端16路和差分8路模擬信號(hào)輸入，最大采樣率為200 kHz,12位的轉(zhuǎn)換精度。描述了系統(tǒng)的主要組成和FPGA模塊化設(shè)計(jì)的實(shí)現(xiàn)方法，并給出了其核心模塊的時(shí)序仿真波形圖。 發(fā)表于：7/21/2011 基于CPLD的MIDI音樂播放器 本音樂播放器依據(jù)MIDI音樂基本原理，結(jié)合EDA技術(shù)，采用ALTERA公司的可編程邏輯器件（CPLD）EPF10LC84-4作為控制核心而設(shè)計(jì)的。本文主要闡述了利用VHDL語(yǔ)言設(shè)計(jì)MIDI音樂發(fā)生器芯片，再配上必要的外圍電路，從而實(shí)現(xiàn)四首音樂選擇播放、并配有隨音樂節(jié)奏而閃爍變化的彩燈等功能的EDA應(yīng)用系統(tǒng)。 發(fā)表于：7/21/2011 CypressPSoC出貨量將突破10億片大關(guān) 賽普拉斯半導(dǎo)體公司日前宣布其PSoC可編程片上系統(tǒng)增長(zhǎng)迅速，出貨量即將突破10億大關(guān)。 發(fā)表于：7/21/2011 基于FPGA的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 出租車計(jì)費(fèi)系統(tǒng)大多利用單片機(jī)進(jìn)行控制，較易被改裝，且故障率較高。針對(duì)這一問題，設(shè)計(jì)了一種基于FPGA的出租車計(jì)費(fèi)系統(tǒng)，可模擬汽車行駛、暫停等待，停止等過(guò)程，并可同時(shí)顯示金額、乘車總路程。設(shè)計(jì)采用層次化設(shè)計(jì)方法，用VHDL語(yǔ)言進(jìn)行編程，開發(fā)軟件為MAX+plusⅡ。經(jīng)測(cè)試，波形與仿真結(jié)果都滿足設(shè)計(jì)要求。 發(fā)表于：7/21/2011 FPGA時(shí)鐘設(shè)計(jì) 摘要：在FPGA設(shè)計(jì)中，為了成功地操作，可靠的時(shí)鐘是非常關(guān)鍵的。設(shè)計(jì)不良的時(shí)鐘在極限的溫度、電壓下將導(dǎo)致錯(cuò)誤的行為。在設(shè)計(jì)PLD／FPGA時(shí)通常采用如下四種類型時(shí)鐘：全局時(shí)鐘、門控時(shí)鐘、多級(jí)邏輯時(shí)鐘和波動(dòng)式時(shí)鐘。 發(fā)表于：7/21/2011 基于FPGA的IJF數(shù)字基帶編碼的實(shí)現(xiàn) 本方案采用FPGA和集成器件來(lái)實(shí)現(xiàn)IJF編碼和IJF－OQPSK調(diào)制具有高度集成化、配置靈活、性能穩(wěn)定、易于實(shí)現(xiàn)的特點(diǎn)，由于IJF編碼有很多性能更好的變形，只需在此基礎(chǔ)修改ROM中的波形系數(shù)即可進(jìn)一步實(shí)現(xiàn)多種IJF編碼方案。 發(fā)表于：7/20/2011 針對(duì)低功耗、成本敏感的FPGA應(yīng)用，新的LATTICE DIAMOND設(shè)計(jì)軟件提供了更強(qiáng)大的設(shè)計(jì)功能 萊迪思半導(dǎo)體公司（NASDAQ: LSCC）今天宣布推出Lattice Diamond®設(shè)計(jì)軟件，針對(duì)萊迪思FPGA產(chǎn)品的旗艦設(shè)計(jì)環(huán)境。Lattice Diamond 1.3軟件的用戶將受益于主要的新功能，包括時(shí)鐘抖動(dòng)分析?，F(xiàn)在Lattice Diamond 1.3軟件還集成了萊迪思的PAC- Designer ®6.1混合信號(hào)設(shè)計(jì)工具（也在今天發(fā)布），為萊迪思的可編程混合信號(hào)Platform Manager?器件提供設(shè)計(jì)支持 。 發(fā)表于：7/20/2011 ?…373374375376377378379380381382…?
