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英特爾正式宣布出售Altera 51%股份

英特爾正式宣布出售Altera 51%股份

4 月 14 日消息，英特爾北京時間 20:30 正式宣布同私募股權(quán)企業(yè) Silver Lake 銀湖資本達(dá)成 FPGA 子公司 Altera 股份出售協(xié)議。Silver Lake 將以 87.5 億美元的估值買下 Altera 51% 的股份，英特爾繼續(xù)持有剩余 49% 股份。

基于CPLD的MIDI音樂播放器

本音樂播放器依據(jù)MIDI音樂基本原理，結(jié)合EDA技術(shù)，采用ALTERA公司的可編程邏輯器件（CPLD）EPF10LC84-4作為控制核心而設(shè)計(jì)的。本文主要闡述了利用VHDL語言設(shè)計(jì)MIDI音樂發(fā)生器芯片，再配上必要的外圍電路，從而實(shí)現(xiàn)四首音樂選擇播放、并配有隨音樂節(jié)奏而閃爍變化的彩燈等功能的EDA應(yīng)用系統(tǒng)。

發(fā)表于：7/21/2011

CypressPSoC出貨量將突破10億片大關(guān)

賽普拉斯半導(dǎo)體公司日前宣布其PSoC可編程片上系統(tǒng)增長迅速，出貨量即將突破10億大關(guān)。

發(fā)表于：7/21/2011

基于FPGA的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)

出租車計(jì)費(fèi)系統(tǒng)大多利用單片機(jī)進(jìn)行控制，較易被改裝，且故障率較高。針對這一問題，設(shè)計(jì)了一種基于FPGA的出租車計(jì)費(fèi)系統(tǒng)，可模擬汽車行駛、暫停等待，停止等過程，并可同時顯示金額、乘車總路程。設(shè)計(jì)采用層次化設(shè)計(jì)方法，用VHDL語言進(jìn)行編程，開發(fā)軟件為MAX+plusⅡ。經(jīng)測試，波形與仿真結(jié)果都滿足設(shè)計(jì)要求。

發(fā)表于：7/21/2011

FPGA時鐘設(shè)計(jì)

摘要：在FPGA設(shè)計(jì)中，為了成功地操作，可靠的時鐘是非常關(guān)鍵的。設(shè)計(jì)不良的時鐘在極限的溫度、電壓下將導(dǎo)致錯誤的行為。在設(shè)計(jì)PLD／FPGA時通常采用如下四種類型時鐘：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。

發(fā)表于：7/21/2011

基于FPGA的IJF數(shù)字基帶編碼的實(shí)現(xiàn)

本方案采用FPGA和集成器件來實(shí)現(xiàn)IJF編碼和IJF－OQPSK調(diào)制具有高度集成化、配置靈活、性能穩(wěn)定、易于實(shí)現(xiàn)的特點(diǎn)，由于IJF編碼有很多性能更好的變形，只需在此基礎(chǔ)修改ROM中的波形系數(shù)即可進(jìn)一步實(shí)現(xiàn)多種IJF編碼方案。

發(fā)表于：7/20/2011

針對低功耗、成本敏感的FPGA應(yīng)用，新的LATTICE DIAMOND設(shè)計(jì)軟件提供了更強(qiáng)大的設(shè)計(jì)功能

萊迪思半導(dǎo)體公司（NASDAQ: LSCC）今天宣布推出Lattice Diamond®設(shè)計(jì)軟件，針對萊迪思FPGA產(chǎn)品的旗艦設(shè)計(jì)環(huán)境。Lattice Diamond 1.3軟件的用戶將受益于主要的新功能，包括時鐘抖動分析?，F(xiàn)在Lattice Diamond 1.3軟件還集成了萊迪思的PAC- Designer ®6.1混合信號設(shè)計(jì)工具（也在今天發(fā)布），為萊迪思的可編程混合信號Platform Manager?器件提供設(shè)計(jì)支持。

發(fā)表于：7/20/2011

IC China 2011十月舉行九大專題研討會正在籌備中

由中國國際貿(mào)易促進(jìn)委員會電子信息行業(yè)分會、中國半導(dǎo)體行業(yè)協(xié)會、上海市經(jīng)濟(jì)和信息化委員會主辦的第九屆中國國際半導(dǎo)體博覽會暨高峰論壇IC China 2011將于10月26-28日在上海世博主題館1號館舉行。博覽會同期舉辦的高峰論壇和專題研討會將是本次活動的一大亮點(diǎn)。

發(fā)表于：7/20/2011

基于Q-Coder算術(shù)編碼器IP核的設(shè)計(jì)

基于Q-Coder算術(shù)編碼器的IP核設(shè)計(jì)[圖],1概述JPEG2000[1,2]是新的靜止圖像壓縮標(biāo)準(zhǔn)，它具有的多種特性使得它有著廣泛的應(yīng)用前景。

發(fā)表于：7/20/2011

基于DSP和CPLD的寬帶信號源的設(shè)計(jì)

信號源是雷達(dá)系統(tǒng)的重要組成部分。雷達(dá)系統(tǒng)常常要求信號源穩(wěn)定、可靠、易于實(shí)現(xiàn)、具有預(yù)失真功能，信號的產(chǎn)生及信號參數(shù)的改變簡單、靈活。本文采用DSP和CPLD來設(shè)計(jì)信號源的控制部分，一方面能利用DSP軟件控制的靈活性，另一方面又能利用CPLD硬件上的高速、高集成度和可編程性。使用這種方法可以充分利用軟件支持來生成和加載任意波形數(shù)據(jù)，并能方便地實(shí)現(xiàn)對信號參數(shù)的控制和對波形數(shù)據(jù)的隨意修改，同時又能保證信號產(chǎn)生的高速、靈活可控。

發(fā)表于：7/20/2011

FPGA控制下面陣CCD時序發(fā)生器設(shè)計(jì)及硬件實(shí)現(xiàn)

CCD是利用光電轉(zhuǎn)換原理把圖像信號轉(zhuǎn)換為電信號，即把一幅按空間域分布的光學(xué)圖像，轉(zhuǎn)換成為一串按時間域分布的視頻信號的半導(dǎo)體元器件。因其具有體積小、重量輕、功耗低、靈敏度高、工作穩(wěn)定、壽命長、自掃描和便于同計(jì)算機(jī)接口等優(yōu)點(diǎn)，被廣泛應(yīng)用于圖像傳感和非接觸式測量。CCD應(yīng)用的關(guān)鍵問題之一，是驅(qū)動時序發(fā)生器設(shè)計(jì)。它直接關(guān)系到CCD的信號處理能力、轉(zhuǎn)換效率和信噪比等光電轉(zhuǎn)換特征。針對Sony公司面陣CCD ICX098BQ的工作原理和驅(qū)動時序的要求，給出了驅(qū)動時序發(fā)生器的具體設(shè)計(jì)，使用VHDL語言對驅(qū)動時序發(fā)生器的實(shí)現(xiàn)方案進(jìn)行了硬件描述，采用Quartus II 8．0對所設(shè)計(jì)的時序發(fā)生器進(jìn)行了功能仿真，在該驅(qū)動時序發(fā)生器作用下，對Sony公司ICX98BQ面陣CCD產(chǎn)生的輸出信號波形進(jìn)行了驗(yàn)證。

發(fā)表于：7/20/2011