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基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

在FPGA中置入可配置的32位處理器增加設(shè)計靈活度

嵌入式系統(tǒng)與桌面PC結(jié)構(gòu)非常不同，但其底層技術(shù)發(fā)展卻是一樣的，而且遵循著類似發(fā)展趨勢。當(dāng)桌面PC轉(zhuǎn)向64位架構(gòu)來滿足不斷增長的存儲器要求時，嵌入式系統(tǒng)也由于同樣的原因快速轉(zhuǎn)向32位處理器。桌面/服務(wù)器計算市場主要圍繞x86架構(gòu)，大多數(shù)創(chuàng)新和差異都在系統(tǒng)級，如雙核、四核或多核架構(gòu)、集成圖像處理器單元和存儲器控制器等等。同樣，嵌入式系統(tǒng)則主要圍繞簡單的32位RISC處理器，多核架構(gòu)、集成外設(shè)以及可配置處理等系統(tǒng)級進展，使得設(shè)計人員能夠快速適應(yīng)不斷

發(fā)表于：7/27/2011

IC的22nm時代來臨 450mm硅片大勢所趨

每年七月在美國加州舉行的Semicon West展覽會是全球最大的半導(dǎo)體設(shè)備與材料展覽會之一。由于展覽會在七月舉行，正好上半年已過，所以在會議期間許多高管會對產(chǎn)業(yè)的發(fā)展與前景發(fā)表看法。本文試圖綜合展覽會與產(chǎn)業(yè)于上半年的進展加以概括，討論一些業(yè)界特別關(guān)注的課題。

發(fā)表于：7/27/2011

基于FPGA的實時無損數(shù)據(jù)壓縮系統(tǒng)設(shè)計

在工業(yè)生產(chǎn)和科研中，通常要對信號進行長時間高速采樣，會產(chǎn)生大量采樣數(shù)據(jù)。在一些特殊環(huán)境下，受體積和功耗的限制，不能添加過多存儲器，需要引入數(shù)據(jù)壓縮技術(shù)來解決。軟件壓縮算法的運算量較大，需要很高的CPU運算速度和數(shù)據(jù)緩存空間，所以軟件壓縮一般應(yīng)用在對時間要求不高的非實時壓縮場合。而對運行速度有特殊要求的情況下，對數(shù)據(jù)的實時壓縮一般都要用硬件實現(xiàn)。有損壓縮之后數(shù)據(jù)進行重構(gòu)，與原來的數(shù)據(jù)有所不同。多數(shù)數(shù)據(jù)采集系統(tǒng)因被測對象的不確定性，需要采用無損數(shù)據(jù)壓縮。由于LZW無損壓縮算法具有自適應(yīng)特性，在對信號統(tǒng)計特性不明確的情況下仍然有較好的壓縮效果。結(jié)合FPGA的高集成度、低功耗、靈活性及并行運算的特性，該設(shè)計用FPGA硬件實現(xiàn)LZW算法，以提高系統(tǒng)的實時壓縮能力。

發(fā)表于：7/27/2011

基于FPGA實現(xiàn)CPCI數(shù)據(jù)通信

以PCI9054為核心介紹了CPCI板卡與嵌入式CPU板卡之間高速數(shù)據(jù)通信系統(tǒng)接口的軟硬件設(shè)計。PCI9054因其靈活和方便的接口功能，使操作者只需關(guān)心LOCAL BUS接口電路的時序設(shè)計，并且利用其傳輸速率高的特性，可以幫助一些對實時性要求較高的系統(tǒng)解決其傳輸數(shù)據(jù)的問題。

發(fā)表于：7/26/2011

基于CoolRunner CPLD的MP3應(yīng)用開發(fā)板的設(shè)計與實現(xiàn)

本文介紹了基于CoolRunner CPLD的MP3應(yīng)用開發(fā)板的設(shè)計流程，驗證了利用現(xiàn)有IP Core設(shè)計的可行性和高效性。在設(shè)計過程中，硬件（實驗評估板）的設(shè)計和基于IP Core的算法設(shè)計可同步進行，避免了兩者因異步帶來的設(shè)計周期的延長。實踐證明本文的設(shè)計思路和實現(xiàn)方法是一種靈活、快速、可靠地開發(fā)數(shù)字系統(tǒng)平臺的設(shè)計方案。

發(fā)表于：7/26/2011

Altera在亞洲13個城市舉辦2011年度技術(shù)巡展

活動：Altera®公司今天宣布與代理商合作，將于2011年8月至11月在亞太地區(qū)13個城市舉辦免費的技術(shù)研討會。研討會將在以下國家舉行：中國、韓國、馬來西亞、臺灣和印度。

發(fā)表于：7/26/2011

抗SEU存儲器的設(shè)計的FPGA實現(xiàn)

本設(shè)計中的抗SEU存儲器的設(shè)計可通過ACTEL的ProAsic系列A3P400 FPGA實現(xiàn)，并可使用與其配套的Liber08.5 EDA工具進行代碼的編輯和原理圖的繪制，并進行功能仿真與電路的綜合。通過仿真可以看到，本設(shè)計可以達到預(yù)期的目的，它既可實現(xiàn)存儲器的抗SEU設(shè)計，又可以滿足對存儲器使用靈活性的要求，而且具有功能完善、適應(yīng)性強、電路簡單等特點，非常適用于星載RAM的抗輻射電路設(shè)計。

發(fā)表于：7/26/2011

如何在賽靈思FPGA設(shè)計中保留可重復(fù)結(jié)果？

就獲得可重復(fù)結(jié)果而言，資源利用和頻率要求都很高的設(shè)計是最大的挑戰(zhàn)。它們也是可重復(fù)結(jié)果流程需求最高的設(shè)計。得到可重復(fù)結(jié)果的第一步是在 HDL設(shè)計階段運用設(shè)計合理的實踐。遵循出色的分層邊界實踐有助于保持邏輯整體性，而這在設(shè)計變更時有助于保持可重復(fù)結(jié)果。一條不錯的規(guī)則就是把那些需要整體優(yōu)化、實施和驗證的邏輯放在同一層級。另外需要記錄模塊的輸入和輸出。這樣就可以把時序路徑保持在模塊內(nèi)部，從而避免模塊改變時引起相互影響。最后，把所有需要放入更大 FPGA資源（如 Block RAM 或 DSP）的邏輯全部設(shè)置在相同層級。

發(fā)表于：7/26/2011

JPEG2000中5／3離散小波多層變換FPGA實現(xiàn)研究

本文提出了一種快速、有效的JPEG 2000 5／3小波變換的VLSI設(shè)計結(jié)構(gòu)，該結(jié)構(gòu)將數(shù)據(jù)的奇偶分裂、邊界延拓嵌入到地址產(chǎn)生單元對雙端口RAM的操作中，不需要額外的計算單元，采用移位-相加操作代替卷積操作，通過Verilog編寫RTL級代碼并進行功能仿真，最后完成了在FPGA上的驗證，最高時鐘頻率達到156 MHz，整體性能優(yōu)越。

發(fā)表于：7/26/2011

FPGA 是實現(xiàn)綠色搜索技術(shù)的關(guān)鍵

我們用這個項目探討了 FPGA 加速的可能性，并展示了 FPGA 作為數(shù)據(jù)中心綠色環(huán)保技術(shù)的巨大潛力。我們希望進一步擴展這項研究，調(diào)查文檔處理所需的全系列工作任務(wù)，如語法分析、詞干、索引、搜索以及過濾等。我們清楚地認識到，現(xiàn)有系統(tǒng)在節(jié)能潛力方面很有限，我們希望研究能以業(yè)界最高效率專門執(zhí)行信息檢索任務(wù)的可定制硬件平臺。這樣，我們就能顯著加速算法的執(zhí)行，同時大幅度降低能耗，從而開發(fā)出更加環(huán)保、速度更快的數(shù)據(jù)中心。

發(fā)表于：7/26/2011