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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

基于SOPC的雷達(dá)多功能接口模塊的設(shè)計(jì)與實(shí)現(xiàn)

為了滿足高性能和小型化的要求，采用SoPC技術(shù)在一片F(xiàn)PGA上實(shí)現(xiàn)了多個(gè)嵌入式系統(tǒng)來(lái)完成1553B通信和顯示處理等航電接口功能，特別是用VHDL語(yǔ)言實(shí)現(xiàn)了軟件可配置的彩色調(diào)色板和分層疊加顯示技術(shù)，使得系統(tǒng)具有

發(fā)表于：7/23/2011

基于0.13微米CMOS工藝下平臺(tái)式FPGA中可重構(gòu)RAM模塊的一種設(shè)計(jì)方法

本文介紹了基于0.13微米CMOS工藝下平臺(tái)式FPGA中可重構(gòu)RAM模塊的一種設(shè)計(jì)方法。該RAM模塊是一個(gè)16Kb的高速低功耗可重構(gòu)模塊，通過(guò)不同的配置信息，可以實(shí)現(xiàn)多種功能。重點(diǎn)介紹了一種用于可重構(gòu)靜態(tài)存儲(chǔ)器的全新的存儲(chǔ)器單元電路結(jié)構(gòu)以及實(shí)現(xiàn)該靜態(tài)存儲(chǔ)器各種重構(gòu)功能的電路結(jié)構(gòu)。仿真結(jié)果表明我們?cè)O(shè)計(jì)的該存儲(chǔ)器模塊能夠很好的實(shí)現(xiàn)各種重構(gòu)功能，而且速度高，功耗較低。

發(fā)表于：7/23/2011

基于改進(jìn)型二步索引算法OSD電路的FPGA實(shí)現(xiàn)

基于SOC技術(shù)的模塊化設(shè)計(jì)要求各功能模塊盡可能小地占用電路資源，以滿足芯片系統(tǒng)對(duì)資源使用和面積的控制。對(duì)于OSD功能模塊而言，存儲(chǔ)器資源為主要開銷。因此，減少存儲(chǔ)器資源的使用對(duì)降低OSD模塊電路資源需求有著重要的意義。

發(fā)表于：7/23/2011

基于DSP與CPLD的輸電線路局部氣象監(jiān)測(cè)裝置設(shè)計(jì)

為了實(shí)現(xiàn)輸電線路的局部氣象參數(shù)采集，必須設(shè)計(jì)局部氣象參數(shù)在線監(jiān)測(cè)裝置，以便為更高層次的應(yīng)用決策提供基礎(chǔ)數(shù)據(jù)。本文設(shè)計(jì)了一種能夠?qū)崿F(xiàn)輸電線路局部氣象監(jiān)測(cè)、基于“DSP+CPLD”的實(shí)時(shí)數(shù)據(jù)采集和監(jiān)測(cè)裝置，可以實(shí)現(xiàn)環(huán)境溫度、濕度、大氣壓力、風(fēng)速和風(fēng)向等參數(shù)的測(cè)量。

發(fā)表于：7/23/2011

基于FPGA的高速路由查找算法

本文給出了一種基于前綴擴(kuò)展的分段快速路由查找算法。該算法可以結(jié)合硬件實(shí)現(xiàn)的優(yōu)點(diǎn)，并運(yùn)用多級(jí)流水線處理方法，因而具有查找速度快、支持動(dòng)態(tài)更新和實(shí)現(xiàn)簡(jiǎn)單等優(yōu)點(diǎn)，十分適合于20 Gbps核心路由器環(huán)境下的查找機(jī)制。

發(fā)表于：7/23/2011

利用Spartan-3 FPGA實(shí)現(xiàn)高性能DSP功能

Spartan-3FPGA能以突破性的價(jià)位點(diǎn)實(shí)現(xiàn)嵌入式DSP功能。本文闡述了Spartan-3 FPGA針對(duì)DSP而優(yōu)化的特性，并通過(guò)實(shí)現(xiàn)示例分析了它們?cè)谛阅芎统杀旧系膬?yōu)勢(shì)。

發(fā)表于：7/23/2011

PLD/FPGA硬件編程語(yǔ)言Verilog HDL

PLD/FPGA硬件語(yǔ)言設(shè)計(jì)verilogHDL,HDL概述隨著EDA技術(shù)的發(fā)展，使用硬件語(yǔ)言設(shè)計(jì)PLD/FPGA成為一種趨勢(shì)。目前最主要的硬件描述語(yǔ)言是VHDL和verilogHDL及SystemVerilog。VHDL發(fā)展的較早，語(yǔ)法嚴(yán)格;而VerilogHDL是在C語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種硬

發(fā)表于：7/23/2011

賽靈思推出第二個(gè)28nm產(chǎn)品系列Virtex-7

全球可編程平臺(tái)領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）今天宣布推出了 Virtex-7 現(xiàn)場(chǎng)可編程門陣列 (FPGA) 系列的首款產(chǎn)品。28nm Virtex-7系列產(chǎn)品旨在滿足設(shè)備制造商的各種要求，幫助他們實(shí)現(xiàn)具有最高吞吐量的有線通信系統(tǒng)；最高信號(hào)處理能力的高級(jí)無(wú)線基帶處理系統(tǒng)；靈活、低時(shí)延、可擴(kuò)展的廣播系統(tǒng)。今年3月，公司推出了首批 Kintex-7 器件，這標(biāo)志著 28nm FPGA 的問(wèn)世。而 Virtex-7 產(chǎn)品的推出是賽靈思 28nm系列產(chǎn)品規(guī)劃的又一里程碑。作為 7 系列高端產(chǎn)品，Virtex-7 系列產(chǎn)品相對(duì)前代產(chǎn)品而言，系統(tǒng)性能提高一倍，速度提升 30%，功耗降低 50%，將業(yè)界最成功的 FPGA 架構(gòu)推到了全新的高度。

發(fā)表于：7/22/2011

混合信號(hào)FPGA促進(jìn)臨床醫(yī)療應(yīng)用發(fā)展

由于醫(yī)療服務(wù)成本的不斷攀升、慢???流行、人口的老齡化，以及中國(guó)、印度和巴西等大規(guī)模新興市場(chǎng)的崛起，對(duì)價(jià)格低廉又穩(wěn)健可靠的醫(yī)療設(shè)備的需求非常龐大，以期改善全球數(shù)百萬(wàn)病患的治療和護(hù)理?xiàng)l件，并擴(kuò)大疾病治療范圍。另一方面，醫(yī)療設(shè)備設(shè)計(jì)人員也在研究來(lái)自不同行業(yè)的新技術(shù)，致力于提升下一代設(shè)備的診斷、監(jiān)控和治療能力。

發(fā)表于：7/22/2011

萊迪思新的混合信號(hào)設(shè)計(jì)軟件簡(jiǎn)化了平臺(tái)管理設(shè)計(jì)

萊迪思半導(dǎo)體公司（NASDAQ: LSCC）今天宣布推出PAC - Designer®混合信號(hào)設(shè)計(jì)軟件6.1版本，更新支持萊迪思的Platform Manager?、Power Manager II 和 ispClock?器件?，F(xiàn)在用Platform Manager器件進(jìn)行設(shè)計(jì)的用戶將能夠訪問(wèn)今天宣布的Lattice Diamond® 1.3軟件設(shè)計(jì)環(huán)境。PAC – Designer 6.1和Diamond 1.3設(shè)計(jì)軟件工具的整合將使Platform Manager產(chǎn)品成為實(shí)現(xiàn)更先進(jìn)的數(shù)字設(shè)計(jì)的選擇。一個(gè)自動(dòng)化的模擬環(huán)境是設(shè)計(jì)軟件整合的主要優(yōu)勢(shì)，而以前Platform Manager設(shè)計(jì)人員沒(méi)有這樣的環(huán)境。　

發(fā)表于：7/22/2011