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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。

基于FPGA的DDS勵磁恒流源設(shè)計

文中提出一種基于FPGA的DDS信號發(fā)生器。信號發(fā)生電路采用直接數(shù)字頻率合成技術(shù)，即DDS(Direct Digital Frequency Synth-esis)。它是以全數(shù)字技術(shù)，從相位概念出發(fā)，直接合成所需波形的一種新的頻率合成技術(shù)。是將先進的數(shù)字處理技術(shù)和方法引入信號合成領(lǐng)域，把一系列數(shù)字量形式的信號通過數(shù)／模轉(zhuǎn)換器轉(zhuǎn)換成模擬信號，在時域中進行頻率合成。直接數(shù)字頻率合成器的主要優(yōu)點是：輸出信號頻率相對帶寬較寬；頻率分辨力好、轉(zhuǎn)換時間快；頻率變化時相位保持連續(xù)；集成度高，體積小，控制方便等。整個信號源系統(tǒng)采用數(shù)字閉環(huán)控制，通過對勵磁電流瞬時值經(jīng)PID閉環(huán)控制，使得勵磁電流可瞬時跟蹤給定幅值，加快系統(tǒng)動態(tài)響應(yīng)，提高非線性負載適應(yīng)力，其較傳統(tǒng)的信號源能更好地滿足磁性測試設(shè)備的需求。

發(fā)表于：7/25/2011

串行AD與FPGA在微型數(shù)據(jù)記錄儀中的應(yīng)用

系統(tǒng)運用FPGA電平控制多通道A／D轉(zhuǎn)換器不同通道的選通，相比較單片機而言，更為穩(wěn)定可靠，采集數(shù)據(jù)流完整，使用基于FLASH架構(gòu)的Actel公司FPGA進一步降低了微型數(shù)據(jù)記錄儀系統(tǒng)的功耗，同時提高了系統(tǒng)在電磁干擾較強環(huán)境的穩(wěn)定性。

發(fā)表于：7/25/2011

基于FPGA的智能變送器的設(shè)計

根據(jù)工業(yè)應(yīng)用的實際需要以及網(wǎng)絡(luò)通信發(fā)展的功能要求，提出了基于FPGA智能變送器控制系統(tǒng)的總體方案，設(shè)計了以XILINX公司的Spartan3系列XC3S4005PO208C可編程邏輯器件為主控制器、DM9000A為以太網(wǎng)通信接口、SJA1000為CAN控制器的硬件系統(tǒng)，并給出了系統(tǒng)軟件流程圖，重點論述了數(shù)據(jù)采集和數(shù)據(jù)模擬輸出控制電路的FPGA實現(xiàn)，結(jié)合ISE10．1設(shè)計軟件給出了A／D、D／A的仿真結(jié)果。

發(fā)表于：7/25/2011

基于FPGA的時統(tǒng)模塊可靠性設(shè)計

本文詳細介紹了作戰(zhàn)系統(tǒng)時間統(tǒng)一同步的可靠性設(shè)計，從EMC設(shè)計、高速電路PCB設(shè)計、FPGA邏輯編程設(shè)計等幾個方面介紹了時統(tǒng)接收處理模塊的抗干擾設(shè)計及其實現(xiàn)方法，并用仿真技術(shù)進行仿真，從而將時統(tǒng)系統(tǒng)可能受到的干擾減到最低，提高了整個作戰(zhàn)系統(tǒng)的可靠性。文中的時統(tǒng)模塊已經(jīng)應(yīng)用于實際的作戰(zhàn)系統(tǒng)中，效果良好。

發(fā)表于：7/25/2011

基于FPGA的溫度模糊自適應(yīng)PID控制器的設(shè)計

該設(shè)計基于高密度的可編程邏輯器件FP-GA，在傳統(tǒng)PID控制器的基礎(chǔ)上利用模糊控制的優(yōu)點控制恒溫箱的溫度。結(jié)果表明，該控制系統(tǒng)具有良好的動、靜態(tài)性能和魯棒性能，對參數(shù)時變具有很好的適應(yīng)能力，實時計算量小，調(diào)校方便，且具有良好的升級性能和靈活性。市場應(yīng)用前景較好。

發(fā)表于：7/24/2011

使用可定制微控制器高效開發(fā)系統(tǒng)級芯片

為了應(yīng)對成本、尺寸、功耗和開發(fā)時間的壓力，許多電子產(chǎn)品都建構(gòu)于系統(tǒng)級芯片（SoC）之上。這個單片集成電路整合了大多數(shù)的系統(tǒng)功能。然而，隨著這些器件越來越復雜，要在有限的時間里高成本效益地進行產(chǎn)品開發(fā)，

發(fā)表于：7/23/2011

基于SOPC的雷達多功能接口模塊的設(shè)計與實現(xiàn)

為了滿足高性能和小型化的要求，采用SoPC技術(shù)在一片F(xiàn)PGA上實現(xiàn)了多個嵌入式系統(tǒng)來完成1553B通信和顯示處理等航電接口功能，特別是用VHDL語言實現(xiàn)了軟件可配置的彩色調(diào)色板和分層疊加顯示技術(shù)，使得系統(tǒng)具有

發(fā)表于：7/23/2011

基于0.13微米CMOS工藝下平臺式FPGA中可重構(gòu)RAM模塊的一種設(shè)計方法

本文介紹了基于0.13微米CMOS工藝下平臺式FPGA中可重構(gòu)RAM模塊的一種設(shè)計方法。該RAM模塊是一個16Kb的高速低功耗可重構(gòu)模塊，通過不同的配置信息，可以實現(xiàn)多種功能。重點介紹了一種用于可重構(gòu)靜態(tài)存儲器的全新的存儲器單元電路結(jié)構(gòu)以及實現(xiàn)該靜態(tài)存儲器各種重構(gòu)功能的電路結(jié)構(gòu)。仿真結(jié)果表明我們設(shè)計的該存儲器模塊能夠很好的實現(xiàn)各種重構(gòu)功能，而且速度高，功耗較低。

發(fā)表于：7/23/2011

基于改進型二步索引算法OSD電路的FPGA實現(xiàn)

基于SOC技術(shù)的模塊化設(shè)計要求各功能模塊盡可能小地占用電路資源，以滿足芯片系統(tǒng)對資源使用和面積的控制。對于OSD功能模塊而言，存儲器資源為主要開銷。因此，減少存儲器資源的使用對降低OSD模塊電路資源需求有著重要的意義。

發(fā)表于：7/23/2011

基于DSP與CPLD的輸電線路局部氣象監(jiān)測裝置設(shè)計

為了實現(xiàn)輸電線路的局部氣象參數(shù)采集，必須設(shè)計局部氣象參數(shù)在線監(jiān)測裝置，以便為更高層次的應(yīng)用決策提供基礎(chǔ)數(shù)據(jù)。本文設(shè)計了一種能夠?qū)崿F(xiàn)輸電線路局部氣象監(jiān)測、基于“DSP+CPLD”的實時數(shù)據(jù)采集和監(jiān)測裝置，可以實現(xiàn)環(huán)境溫度、濕度、大氣壓力、風速和風向等參數(shù)的測量。

發(fā)表于：7/23/2011