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基于FPGA的視頻處理硬件平臺設計與實現(xiàn)

基于FPGA的視頻處理硬件平臺設計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉換與疊加技術，該技術以FPGA為核心，搭配解碼電路及信號轉換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結果表明，視頻轉換與疊加技術能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應用價值。

FPGA與USB技術在紡織品數(shù)字印刷機系統(tǒng)中的應用

介紹了紡織品數(shù)字印刷機的設計概況以及USB控制器CY7C68013A的特性，闡述了通過Verilog HDL語言設計FPGA對 USB 控制器的訪問控制操作、USB控制器固件程序設計、USB驅動程序設計及PC端的應用程序設計。測試結果表明， FPGA通過USB接口實現(xiàn)了高速可靠的數(shù)據(jù)傳輸。

發(fā)表于：8/5/2011

基于CPLD的位同步時鐘提取電路設計

本位同步時鐘提取方案已在CPLD器件上進行了仿真實現(xiàn)，通過以上的分析可知，本位同步時鐘的提取方案具有結構簡單、節(jié)省硬件資源、同步建立時間短等優(yōu)點，在輸入信號有一次跳變后，系統(tǒng)出現(xiàn)連“1”連“0”，或信號中斷時，此系統(tǒng)仍然能夠輸出位同步時鐘脈沖，此后，只要輸入信號恢復并產(chǎn)生新的跳變沿，系統(tǒng)仍可以調整此位同步時鐘脈沖輸出而重新同步，此系統(tǒng)中輸入的時鐘信號頻率相對碼元速率越高，同步時鐘的位置就越精確，而當輸入碼元速率改變時，只要改變本系統(tǒng)中的N值系統(tǒng)就可重新正常工作。

發(fā)表于：8/5/2011

CDMA 2000系統(tǒng)中前向鏈路卷積編碼器的FPGA實現(xiàn)

FPGA是可編程邏輯器件，它的主要優(yōu)點在于可以借助EDA工具通過軟件編程對器件的硬件結構和工作方式進行重構，這就使得硬件設計具有軟件設計的靈活性和便捷性。本設計采用VHDL語言并選用可編程邏輯器件在QuartusⅡ下來實現(xiàn)CDMA 2000系統(tǒng)中的前向鏈路卷積編碼器。

發(fā)表于：8/5/2011

用CPLD實現(xiàn)基于PC104總線的429接口板

PC104總線系統(tǒng)是一種新型的計算機測控平臺，作為嵌入式PC的一種，在軟件與硬件上與標準的臺式PC(PC/AT)體系結構完全兼容，它具有如下優(yōu)點：體積小、十分緊湊，并采用模塊化結構，功耗低，總線易于擴充，緊固堆疊方式安裝，適合于制作高密度、小體積、便攜式測試設備，因此在軍用航空設備上有著廣泛的應用，但也正是PC104板的這種小尺寸結構、板上可用空間少給設計帶來了一定的困難，所以本設計采用了復雜可編程器件CPLD，用CPLD完成了PC104總線與429總線通訊的主要電路，大大節(jié)省了硬件資源，本文著重介紹了C

發(fā)表于：8/5/2011

利用FPGA平臺架構提升信息娛樂系統(tǒng)設計靈活性

開發(fā)車載信息娛樂系統(tǒng)面臨著前所未有的挑戰(zhàn)。事實上，支持眾多不一致甚至矛盾的要求需要采用全新的思路。設計基于FPGA的平臺就是一種可行的解決方案，可通過設計靈活性來滿足多樣化的汽車要求。

發(fā)表于：8/4/2011

運用SAD算法降低FPGA資源利用率

資源共享是一種在保持功能性的同時減少面積或資源占用率的傳統(tǒng)方法。其中包括通過將一個以上的運算映射到一個運算器，實現(xiàn)算術運算器(如加法器、乘法器等)的共享。例如，共享后3個加法器可執(zhí)行6個而不是3個加運算，使用的加法器數(shù)量減少了一半，從而減少了資源占用率。通過Xilinx ISE軟件，可以在合成屬性對話框中開啟相應開關(resource sharing)后進行資源共享。當在一個if-else程序塊(圖1)或case-endcase程序塊(圖2)中描述互斥的任務后，這些工具能檢測并實施資源共享。

發(fā)表于：8/4/2011

基于FPGA PCI的并行計算平臺實現(xiàn)

PCI總線(外設互聯(lián)總線)與傳統(tǒng)的總線標準——ISA總線(工業(yè)標準結構總線)相比，具有更高的傳輸率(132MBps)、支持32位處理器及DMA和即插即用等優(yōu)點，用于取代ISA總線而成為目前臺式計算機的事實I/O總線標準，在普通PC機和工控機上有著廣泛的應用。PCI總線為滿足在插卡和系統(tǒng)存儲器中高速傳輸數(shù)據(jù)的要求提供了很好的途徑。

發(fā)表于：8/4/2011

基于FPGA的數(shù)字磁通門傳感器系統(tǒng)設計和實現(xiàn)[圖]

針對傳統(tǒng)磁通門信號處理電路中模擬元件的缺點，設計一種基于現(xiàn)場可編程門陣列(FPGA)的數(shù)字磁通門系統(tǒng)。整個系統(tǒng)采用閉環(huán)結構，由激勵產(chǎn)生模塊、信號處理拱塊和負反饋模塊組成。外圍模擬電路用高速D/A、A/D芯片取代，有利于系統(tǒng)溫度穩(wěn)定性的提到。FPGA內(nèi)的數(shù)字邏輯實現(xiàn)了磁通門信號解算、激勵正弦信號發(fā)生、D/A、A/D輸入/輸出串并轉換的功能，首先用硬件描述語言(HDL)設計并仿真，然后下載、配置到FPGA中，調試完成后進行實驗，通過實時處理雙鐵芯磁通門傳感器探頭輸出信號對系統(tǒng)進行測試。實驗結果證實了系統(tǒng)功能的正確性。閉環(huán)結構的采用提高了系統(tǒng)信號梯度線性度，與模擬系統(tǒng)相比，基于數(shù)字邏輯的設計溫度性能更穩(wěn)定，更易于小型化，可移植性更強。

發(fā)表于：8/3/2011

關于單片機脈沖信號源的CPLD實現(xiàn)方法

單片機產(chǎn)生的脈沖信號源由于是靠軟件實現(xiàn)的，所以輸出頻率及步進受單片機時鐘頻率、指令數(shù)和指令執(zhí)行周期的限制。文中介紹了一種以CPLD為核心的脈沖信號源，脈沖信號源的參數(shù)(頻率、占空比)由工控機通過I／O板卡設置，設定的參數(shù)由數(shù)碼管顯示，這種脈沖信號源與其它脈沖信號發(fā)生電路相比具有輸出頻率高、步進小(通過選用高速CPLD可提高頻率及縮小步進)、精度高、參數(shù)調節(jié)方便、易于修改等優(yōu)點。

發(fā)表于：8/3/2011

CPLD在基于PCI總線功率模塊設計中的應用

利用CPLD技術實現(xiàn)了邏輯和時序的控制,簡化了硬件電路設計?；贑PLD的可編程特點，可以在不改變硬件電路整體結構的情況下對設計電路進行改造、升級以及維護：并且減少了軟件程序的操作指令，簡化了系統(tǒng)結構，提高了數(shù)據(jù)處理和讀取速度?；贑PLD的PWM控制器電路結構簡單，設計方便，簡化了外部線路設計，節(jié)省了PCB板空間：解決了機電一體化開發(fā)平臺中MCU模塊與功率模塊基于PCI總線的通信，并且設計產(chǎn)生占空比和頻率范圍可調的PWM信號能滿足直流電機的要求,適用于自動控制和電力電子領域。

發(fā)表于：8/3/2011