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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

FC-AL系統(tǒng)中FPGA的彈性緩存設(shè)計(jì)

一個(gè)簡化的異步數(shù)據(jù)通信系統(tǒng)如圖1所示。接收機(jī)端從接收到的來自串行鏈路的比特流中提取時(shí)鐘信號Clk1，作為其工作時(shí)鐘源；而發(fā)送機(jī)端采用本地晶振和鎖相環(huán)產(chǎn)生的時(shí)鐘Clk2，作為其工作時(shí)鐘源。接收機(jī)在時(shí)鐘Clk1的上升沿把數(shù)據(jù)寫入彈性緩存，發(fā)送機(jī)在時(shí)鐘Clk2的上升沿從彈性緩存中讀出數(shù)據(jù)，從而實(shí)現(xiàn)數(shù)據(jù)的同步。

發(fā)表于：8/8/2011

基于DSP和FPGA的調(diào)幅廣播信號監(jiān)測系統(tǒng)

　本文介紹了一種基于DSP的調(diào)幅廣播信號監(jiān)測系統(tǒng)，采用了數(shù)字信號處理的方法，與模擬監(jiān)測技術(shù)相比處理更加靈活、測量精度更高、并且大大提高了系統(tǒng)的可靠性。本系統(tǒng)已成功應(yīng)用于實(shí)踐，經(jīng)過實(shí)踐檢查，載波頻率測量精度達(dá)到1Hz，調(diào)幅度測量精度達(dá)到3%，測量效果滿足實(shí)際需要。

發(fā)表于：8/8/2011

LTE中卷積碼的譯碼器設(shè)計(jì)與FPGA實(shí)現(xiàn)

本文設(shè)計(jì)的譯碼器，利用Tail-biting卷積碼的循環(huán)特性，采用固定延遲的算法與維特比算法結(jié)合，使其硬件實(shí)現(xiàn)更簡單，采用并行結(jié)構(gòu)以及簡單的回溯存儲器方法，顯著提高譯碼器速度。在設(shè)計(jì)各個(gè)子模塊時(shí)，優(yōu)化了硬件結(jié)構(gòu)，減少占用資源和降低功耗，使其整體性能更優(yōu)。本文設(shè)計(jì)的譯碼器在FPGA上實(shí)現(xiàn)和驗(yàn)證，能達(dá)到135．78 MHz時(shí)鐘，該譯碼器達(dá)到了LTE系統(tǒng)所要求的122．88 MHz時(shí)鐘要求，達(dá)到了LTE系統(tǒng)所要求的整體性能，并已應(yīng)用到ASIC芯片設(shè)計(jì)中。

發(fā)表于：8/8/2011

中芯國際新CEO落定邱慈云：控制權(quán)爭奪告一段落

8月5日，記者從中芯國際內(nèi)部得知，華虹NEC現(xiàn)任CEO邱慈云將接替王寧國出任中芯國際首席執(zhí)行官兼執(zhí)行董事。

發(fā)表于：8/8/2011

臺積電28納米工藝量產(chǎn)受終端市場不振影響

超威(AMD)、輝達(dá)(NVIDIA)、高通(Qualcomm)新一世代28納米芯片已于第2季完成設(shè)計(jì)定案(tape-out)，并開始與臺積電討論下半年的投片計(jì)劃。其中超威Southern Islands系列繪圖芯片將于第3季末量產(chǎn)，輝達(dá)Kepler系列繪圖芯片則會在第4季下旬量產(chǎn)，至于高通28納米ARM架構(gòu)應(yīng)用處理器Krait也將于9月后開始投片。

發(fā)表于：8/8/2011

基于視頻解碼芯片與CPLD的實(shí)時(shí)圖像采集系統(tǒng)的設(shè)計(jì)

本文設(shè)計(jì)了一套基于視頻解碼芯片SAA7114H與CPLD的實(shí)時(shí)圖像采集系統(tǒng),其硬件結(jié)構(gòu)簡單,系統(tǒng)穩(wěn)定,完全滿足基于DSP的活動目標(biāo)跟蹤系統(tǒng)的需要,具有很強(qiáng)的實(shí)用性,稍加改動即可用于其他場合,如監(jiān)控系統(tǒng)等。

發(fā)表于：8/6/2011

FPGA與USB技術(shù)在紡織品數(shù)字印刷機(jī)系統(tǒng)中的應(yīng)用

介紹了紡織品數(shù)字印刷機(jī)的設(shè)計(jì)概況以及USB控制器CY7C68013A的特性，闡述了通過Verilog HDL語言設(shè)計(jì)FPGA對 USB 控制器的訪問控制操作、USB控制器固件程序設(shè)計(jì)、USB驅(qū)動程序設(shè)計(jì)及PC端的應(yīng)用程序設(shè)計(jì)。測試結(jié)果表明， FPGA通過USB接口實(shí)現(xiàn)了高速可靠的數(shù)據(jù)傳輸。

發(fā)表于：8/5/2011

基于CPLD的位同步時(shí)鐘提取電路設(shè)計(jì)

本位同步時(shí)鐘提取方案已在CPLD器件上進(jìn)行了仿真實(shí)現(xiàn)，通過以上的分析可知，本位同步時(shí)鐘的提取方案具有結(jié)構(gòu)簡單、節(jié)省硬件資源、同步建立時(shí)間短等優(yōu)點(diǎn)，在輸入信號有一次跳變后，系統(tǒng)出現(xiàn)連“1”連“0”，或信號中斷時(shí)，此系統(tǒng)仍然能夠輸出位同步時(shí)鐘脈沖，此后，只要輸入信號恢復(fù)并產(chǎn)生新的跳變沿，系統(tǒng)仍可以調(diào)整此位同步時(shí)鐘脈沖輸出而重新同步，此系統(tǒng)中輸入的時(shí)鐘信號頻率相對碼元速率越高，同步時(shí)鐘的位置就越精確，而當(dāng)輸入碼元速率改變時(shí)，只要改變本系統(tǒng)中的N值系統(tǒng)就可重新正常工作。

發(fā)表于：8/5/2011

CDMA 2000系統(tǒng)中前向鏈路卷積編碼器的FPGA實(shí)現(xiàn)

FPGA是可編程邏輯器件，它的主要優(yōu)點(diǎn)在于可以借助EDA工具通過軟件編程對器件的硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，這就使得硬件設(shè)計(jì)具有軟件設(shè)計(jì)的靈活性和便捷性。本設(shè)計(jì)采用VHDL語言并選用可編程邏輯器件在QuartusⅡ下來實(shí)現(xiàn)CDMA 2000系統(tǒng)中的前向鏈路卷積編碼器。

發(fā)表于：8/5/2011

用CPLD實(shí)現(xiàn)基于PC104總線的429接口板

PC104總線系統(tǒng)是一種新型的計(jì)算機(jī)測控平臺，作為嵌入式PC的一種，在軟件與硬件上與標(biāo)準(zhǔn)的臺式PC(PC/AT)體系結(jié)構(gòu)完全兼容，它具有如下優(yōu)點(diǎn)：體積小、十分緊湊，并采用模塊化結(jié)構(gòu)，功耗低，總線易于擴(kuò)充，緊固堆疊方式安裝，適合于制作高密度、小體積、便攜式測試設(shè)備，因此在軍用航空設(shè)備上有著廣泛的應(yīng)用，但也正是PC104板的這種小尺寸結(jié)構(gòu)、板上可用空間少給設(shè)計(jì)帶來了一定的困難，所以本設(shè)計(jì)采用了復(fù)雜可編程器件CPLD，用CPLD完成了PC104總線與429總線通訊的主要電路，大大節(jié)省了硬件資源，本文著重介紹了C

發(fā)表于：8/5/2011