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基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫(huà)面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號(hào)轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號(hào)轉(zhuǎn)換為RGB數(shù)字視頻信號(hào)，并且與數(shù)字圖像信號(hào)疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫(huà)面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。

基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

摘要：提出一種基于FPGA技術(shù)的多路模擬量、數(shù)字量采集與處理系統(tǒng)的設(shè)計(jì)方案，分析整個(gè)系統(tǒng)的結(jié)構(gòu)，并討論FPGA內(nèi)部硬件資源的劃分和軟件的設(shè)計(jì)方案等。本設(shè)計(jì)方案外部電路結(jié)構(gòu)簡(jiǎn)單可靠，特別適用于多路檢測(cè)系統(tǒng)中，而

發(fā)表于：8/22/2011

DM642和CPLD外部中斷的寄存器式鍵盤(pán)設(shè)計(jì)

摘要：介紹了一種采用DM642和CPLD相配合的擴(kuò)展鍵盤(pán)方法。CPLD管理鍵盤(pán)電路中的芯片邏輯，DM642的外部中斷監(jiān)控按鍵的狀態(tài)。簡(jiǎn)單闡述了鍵盤(pán)的分類(lèi)，給出系統(tǒng)的硬件電路原理圖，在CCS軟件中調(diào)試程序方法。仿真結(jié)果表明，

發(fā)表于：8/22/2011

基于FPGA的DDS+DPLL跳頻信號(hào)源設(shè)計(jì)

針對(duì)跳頻通信系統(tǒng)有固有噪聲的特點(diǎn)，結(jié)合DDS+DPLL高分辨率、高頻率捷變速度的優(yōu)點(diǎn)，并采用Altera公司的Quartus-Ⅱ_10．1軟件進(jìn)行設(shè)計(jì)綜合，提出了一種新型的跳頻信號(hào)源。結(jié)果表明，該設(shè)計(jì)中DPLL時(shí)鐘可達(dá)到120 MHz，性能較高，而僅使用了30個(gè)LUT和18個(gè)觸發(fā)器，占用資源很少。

發(fā)表于：8/22/2011

基于FPGA的交通燈系統(tǒng)控制設(shè)計(jì)

為了對(duì)交通燈系統(tǒng)進(jìn)行精確控制，采用FPGA實(shí)驗(yàn)板，在QuartusⅡ軟件環(huán)境下，分別實(shí)現(xiàn)脈沖發(fā)生模塊、狀態(tài)定時(shí)模塊、交通燈顯示模塊、時(shí)間顯示模塊，進(jìn)行仿真實(shí)驗(yàn)和硬件下載，獲得的測(cè)試結(jié)果滿足設(shè)計(jì)要求。由于采用了EDA技術(shù)，使數(shù)字系統(tǒng)設(shè)計(jì)的效率顯著提高。

發(fā)表于：8/22/2011

IBM：新材料比硅快29倍可用于制造光速PC

英國(guó)曼徹斯特大學(xué)的科學(xué)家們正在研究一種只有一個(gè)原子厚的碳材料，可用于制造更精確的雷達(dá)系統(tǒng)，以及運(yùn)行速度接近于光速的PC。

發(fā)表于：8/21/2011

基于Δ-Σ技術(shù)和FPGA的數(shù)據(jù)采集系統(tǒng)

為了改善傳統(tǒng)數(shù)據(jù)采集系統(tǒng)運(yùn)算能力差、分辨率低、可靠性低等缺點(diǎn)，結(jié)合Δ-Σ技術(shù)和FPGA，設(shè)計(jì)了一種多通道、高分辨率、寬動(dòng)態(tài)范圍的新型數(shù)據(jù)采集系統(tǒng)。提出了一種由Δ-Σ A/D轉(zhuǎn)換芯片、高性能FPGA和DSP組成的數(shù)據(jù)采集系統(tǒng)方案及其硬件電路實(shí)現(xiàn)方法。系統(tǒng)利用A/D器件對(duì)信號(hào)進(jìn)行濾波、放大、差分轉(zhuǎn)換和模數(shù)轉(zhuǎn)換，利用FPGA設(shè)計(jì)內(nèi)部模塊和時(shí)鐘信號(hào)進(jìn)行電路控制及實(shí)現(xiàn)數(shù)據(jù)緩存、數(shù)據(jù)傳遞等功能，由高速DSP芯片核心控制，對(duì)采樣數(shù)據(jù)進(jìn)行實(shí)時(shí)處理。系統(tǒng)能實(shí)現(xiàn)24位高分辨率、寬動(dòng)態(tài)范圍的信號(hào)數(shù)據(jù)采集與高速實(shí)時(shí)處理，可用于電壓、電流、溫度等參量的采集系統(tǒng)中。

發(fā)表于：8/19/2011

基于DSP+CPLD的新型智能監(jiān)測(cè)系統(tǒng)設(shè)計(jì)與開(kāi)發(fā)

將CPLD/FPGA和DSP技術(shù)的結(jié)合起來(lái)實(shí)現(xiàn)DSP器件系統(tǒng)的解決方案，為測(cè)控儀器向高層次智能化方向發(fā)展提供了充分的現(xiàn)實(shí)可行性。為實(shí)現(xiàn)對(duì)電力系統(tǒng)大型設(shè)備智能在線監(jiān)測(cè)，本文以WSM2000 DSP智能電動(dòng)機(jī)保護(hù)裝置項(xiàng)目為背景，對(duì)一種DSP+CPLD新型的智能儀器結(jié)構(gòu)進(jìn)行了研究和設(shè)計(jì)。

發(fā)表于：8/19/2011

基于FPGA-NIOS的多功能留言機(jī)設(shè)計(jì)

設(shè)計(jì)基于DE2-70平臺(tái)，利用Quartus II 9．0、NIOS II9．0 IDE、Modelsim SE 6．2b等設(shè)計(jì)工具，采用軟硬件協(xié)同設(shè)計(jì)、自定義指令加速等設(shè)計(jì)技術(shù)，實(shí)現(xiàn)了聲音圖像采集播放等功能，并且支持用戶的管理功能。設(shè)計(jì)針對(duì)家庭用戶不僅實(shí)現(xiàn)了用戶留言功能，并且具有近乎實(shí)時(shí)的留言提醒和電子鑰匙等功能，具有實(shí)用價(jià)值。

發(fā)表于：8/19/2011

基于MCU CPLD變壓器測(cè)試系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

本套測(cè)試系統(tǒng)用來(lái)測(cè)試鐵路變壓器的各種要求參數(shù)，包括原邊空載電流、次邊空載電壓、次邊帶載電壓電流，變壓器絕緣電阻、原邊電壓頻率，測(cè)量結(jié)果精度要求3%，在MCU和CPLD控制基礎(chǔ)上對(duì)各種要求測(cè)試參數(shù)分別進(jìn)行自動(dòng)測(cè)試，系統(tǒng)滿足操作簡(jiǎn)單可靠，提高效率，減少誤差。本次開(kāi)發(fā)綜合考慮了MCU和CPLD的相互作用，采用了交流采樣技術(shù)，認(rèn)真考慮VHDL進(jìn)程并行和CPLD的結(jié)構(gòu)特點(diǎn)，并應(yīng)用電路簡(jiǎn)化的幾種技巧與方法，充分利用CPLD的硬件資源優(yōu)化電路，實(shí)現(xiàn)系統(tǒng)對(duì)穩(wěn)定性，精確度等方面的要求。

發(fā)表于：8/19/2011

基于Verilog HDL的CMOS圖像敏感器驅(qū)動(dòng)電路

使用Verilog語(yǔ)言設(shè)計(jì)時(shí)序邏輯具有很高的效率。結(jié)合CMOS敏感器特性可以方便地開(kāi)發(fā)出驅(qū)動(dòng)時(shí)序電路。但必須對(duì)CMOS圖像敏感器的信號(hào)分析準(zhǔn)確，正確分離那些獨(dú)立的信號(hào)和共用的信號(hào)，用時(shí)序邏輯設(shè)計(jì)驅(qū)動(dòng)信號(hào)，用組合邏輯實(shí)現(xiàn)不同采集過(guò)程時(shí)間上的分離。布線延遲是必須考慮的，采用流水線技術(shù)可以預(yù)測(cè)延遲，保證信號(hào)的正確性。雖然文中并未給出像素ADC輸出的存儲(chǔ)電路，但實(shí)際上直接使用TriAdc信號(hào)作為SRAM的片選，ClaAdc的低電平作為寫(xiě)信號(hào)，SRAM的地址在ClkAdc的上升沿增加、下降沿寫(xiě)入。這樣就可以完成圖像數(shù)據(jù)的存儲(chǔ)。以上Verilog程序在FLEXl0kl0上布線實(shí)現(xiàn)。經(jīng)示波器觀察邏輯正確，CMOS敏感器正常工作。

發(fā)表于：8/19/2011