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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級自動(dòng)化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場對具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應(yīng)用高性能軟硬件的解決方案。

Mentor新Capital工具讓定義車型更容易

主要為汽車、航空和國防工業(yè)提供電氣系統(tǒng)和線束設(shè)計(jì)流程MentorGraphics的Capital產(chǎn)品套裝，日前增加了三個(gè)新功能，CapitalLevelManager、CapitalModularXC和CapitalPublisher，而三者結(jié)合應(yīng)用將Capital產(chǎn)品范圍完全擴(kuò)展至電氣系統(tǒng)和線束設(shè)計(jì)之外，具備定義、設(shè)計(jì)、制造、服務(wù)的綜合能力。MentorGraphics集成電子系統(tǒng)部戰(zhàn)略工程亞洲經(jīng)理RussellSwanson表示，采用了突破性技術(shù)的新工具，對于OEM廠商、線束制造商和售后服務(wù)均有很高的商業(yè)價(jià)值。

發(fā)表于：8/9/2011

數(shù)字電子系統(tǒng)的EDA設(shè)計(jì)方法研究

本文數(shù)字電壓表的功能由VHDL程序決定，用Max+Plus II軟件編譯、仿真和邏輯綜合后，下載到CPLD芯片EPF10K10LC84-4。CPLD工作主頻為100 MHz，邏輯綜合占用了174個(gè)邏輯單元，資源利用率為30％。

發(fā)表于：8/8/2011

基于FPGA的超聲波信號處理研究

為了降低超聲波流量檢測過程中噪聲對檢測精度的影響，采用FPGA器件構(gòu)建了FIR濾波器，并提出一種新穎的查表法替代濾波器中的乘法運(yùn)算。試驗(yàn)結(jié)果表明，該濾波器設(shè)計(jì)方法顯著降低了FPGA的片內(nèi)硬件開銷，提高了濾波器的運(yùn)算速度，并具有良好的降噪效果。

發(fā)表于：8/8/2011

基于FPGA的PCM30／32路系統(tǒng)信號同步數(shù)字復(fù)接設(shè)計(jì)

摘要：在現(xiàn)代數(shù)字通信系統(tǒng)中，為了擴(kuò)大信道的傳輸容量提高信號傳輸效率，常采用數(shù)字復(fù)接的技術(shù)。在分析了PCM30／32路系統(tǒng)基群信號幀結(jié)構(gòu)的基礎(chǔ)上，以EDA綜合仿真設(shè)計(jì)軟件QuartusⅡ8．0為開發(fā)平臺(tái)，利用VerilogHDL硬

發(fā)表于：8/8/2011

FC-AL系統(tǒng)中FPGA的彈性緩存設(shè)計(jì)

一個(gè)簡化的異步數(shù)據(jù)通信系統(tǒng)如圖1所示。接收機(jī)端從接收到的來自串行鏈路的比特流中提取時(shí)鐘信號Clk1，作為其工作時(shí)鐘源；而發(fā)送機(jī)端采用本地晶振和鎖相環(huán)產(chǎn)生的時(shí)鐘Clk2，作為其工作時(shí)鐘源。接收機(jī)在時(shí)鐘Clk1的上升沿把數(shù)據(jù)寫入彈性緩存，發(fā)送機(jī)在時(shí)鐘Clk2的上升沿從彈性緩存中讀出數(shù)據(jù)，從而實(shí)現(xiàn)數(shù)據(jù)的同步。

發(fā)表于：8/8/2011

基于DSP和FPGA的調(diào)幅廣播信號監(jiān)測系統(tǒng)

　本文介紹了一種基于DSP的調(diào)幅廣播信號監(jiān)測系統(tǒng)，采用了數(shù)字信號處理的方法，與模擬監(jiān)測技術(shù)相比處理更加靈活、測量精度更高、并且大大提高了系統(tǒng)的可靠性。本系統(tǒng)已成功應(yīng)用于實(shí)踐，經(jīng)過實(shí)踐檢查，載波頻率測量精度達(dá)到1Hz，調(diào)幅度測量精度達(dá)到3%，測量效果滿足實(shí)際需要。

發(fā)表于：8/8/2011

LTE中卷積碼的譯碼器設(shè)計(jì)與FPGA實(shí)現(xiàn)

本文設(shè)計(jì)的譯碼器，利用Tail-biting卷積碼的循環(huán)特性，采用固定延遲的算法與維特比算法結(jié)合，使其硬件實(shí)現(xiàn)更簡單，采用并行結(jié)構(gòu)以及簡單的回溯存儲(chǔ)器方法，顯著提高譯碼器速度。在設(shè)計(jì)各個(gè)子模塊時(shí)，優(yōu)化了硬件結(jié)構(gòu)，減少占用資源和降低功耗，使其整體性能更優(yōu)。本文設(shè)計(jì)的譯碼器在FPGA上實(shí)現(xiàn)和驗(yàn)證，能達(dá)到135．78 MHz時(shí)鐘，該譯碼器達(dá)到了LTE系統(tǒng)所要求的122．88 MHz時(shí)鐘要求，達(dá)到了LTE系統(tǒng)所要求的整體性能，并已應(yīng)用到ASIC芯片設(shè)計(jì)中。

發(fā)表于：8/8/2011

中芯國際新CEO落定邱慈云：控制權(quán)爭奪告一段落

8月5日，記者從中芯國際內(nèi)部得知，華虹NEC現(xiàn)任CEO邱慈云將接替王寧國出任中芯國際首席執(zhí)行官兼執(zhí)行董事。

發(fā)表于：8/8/2011

臺(tái)積電28納米工藝量產(chǎn)受終端市場不振影響

超威(AMD)、輝達(dá)(NVIDIA)、高通(Qualcomm)新一世代28納米芯片已于第2季完成設(shè)計(jì)定案(tape-out)，并開始與臺(tái)積電討論下半年的投片計(jì)劃。其中超威Southern Islands系列繪圖芯片將于第3季末量產(chǎn)，輝達(dá)Kepler系列繪圖芯片則會(huì)在第4季下旬量產(chǎn)，至于高通28納米ARM架構(gòu)應(yīng)用處理器Krait也將于9月后開始投片。

發(fā)表于：8/8/2011

基于視頻解碼芯片與CPLD的實(shí)時(shí)圖像采集系統(tǒng)的設(shè)計(jì)

本文設(shè)計(jì)了一套基于視頻解碼芯片SAA7114H與CPLD的實(shí)時(shí)圖像采集系統(tǒng),其硬件結(jié)構(gòu)簡單,系統(tǒng)穩(wěn)定,完全滿足基于DSP的活動(dòng)目標(biāo)跟蹤系統(tǒng)的需要,具有很強(qiáng)的實(shí)用性,稍加改動(dòng)即可用于其他場合,如監(jiān)控系統(tǒng)等。

發(fā)表于：8/6/2011