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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。

IBM：新材料比硅快29倍可用于制造光速PC

英國曼徹斯特大學(xué)的科學(xué)家們正在研究一種只有一個原子厚的碳材料，可用于制造更精確的雷達(dá)系統(tǒng)，以及運(yùn)行速度接近于光速的PC。

發(fā)表于：8/21/2011

基于Δ-Σ技術(shù)和FPGA的數(shù)據(jù)采集系統(tǒng)

為了改善傳統(tǒng)數(shù)據(jù)采集系統(tǒng)運(yùn)算能力差、分辨率低、可靠性低等缺點(diǎn)，結(jié)合Δ-Σ技術(shù)和FPGA，設(shè)計(jì)了一種多通道、高分辨率、寬動態(tài)范圍的新型數(shù)據(jù)采集系統(tǒng)。提出了一種由Δ-Σ A/D轉(zhuǎn)換芯片、高性能FPGA和DSP組成的數(shù)據(jù)采集系統(tǒng)方案及其硬件電路實(shí)現(xiàn)方法。系統(tǒng)利用A/D器件對信號進(jìn)行濾波、放大、差分轉(zhuǎn)換和模數(shù)轉(zhuǎn)換，利用FPGA設(shè)計(jì)內(nèi)部模塊和時鐘信號進(jìn)行電路控制及實(shí)現(xiàn)數(shù)據(jù)緩存、數(shù)據(jù)傳遞等功能，由高速DSP芯片核心控制，對采樣數(shù)據(jù)進(jìn)行實(shí)時處理。系統(tǒng)能實(shí)現(xiàn)24位高分辨率、寬動態(tài)范圍的信號數(shù)據(jù)采集與高速實(shí)時處理，可用于電壓、電流、溫度等參量的采集系統(tǒng)中。

發(fā)表于：8/19/2011

基于DSP+CPLD的新型智能監(jiān)測系統(tǒng)設(shè)計(jì)與開發(fā)

將CPLD/FPGA和DSP技術(shù)的結(jié)合起來實(shí)現(xiàn)DSP器件系統(tǒng)的解決方案，為測控儀器向高層次智能化方向發(fā)展提供了充分的現(xiàn)實(shí)可行性。為實(shí)現(xiàn)對電力系統(tǒng)大型設(shè)備智能在線監(jiān)測，本文以WSM2000 DSP智能電動機(jī)保護(hù)裝置項(xiàng)目為背景，對一種DSP+CPLD新型的智能儀器結(jié)構(gòu)進(jìn)行了研究和設(shè)計(jì)。

發(fā)表于：8/19/2011

基于FPGA-NIOS的多功能留言機(jī)設(shè)計(jì)

設(shè)計(jì)基于DE2-70平臺，利用Quartus II 9．0、NIOS II9．0 IDE、Modelsim SE 6．2b等設(shè)計(jì)工具，采用軟硬件協(xié)同設(shè)計(jì)、自定義指令加速等設(shè)計(jì)技術(shù)，實(shí)現(xiàn)了聲音圖像采集播放等功能，并且支持用戶的管理功能。設(shè)計(jì)針對家庭用戶不僅實(shí)現(xiàn)了用戶留言功能，并且具有近乎實(shí)時的留言提醒和電子鑰匙等功能，具有實(shí)用價值。

發(fā)表于：8/19/2011

基于MCU CPLD變壓器測試系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

本套測試系統(tǒng)用來測試鐵路變壓器的各種要求參數(shù)，包括原邊空載電流、次邊空載電壓、次邊帶載電壓電流，變壓器絕緣電阻、原邊電壓頻率，測量結(jié)果精度要求3%，在MCU和CPLD控制基礎(chǔ)上對各種要求測試參數(shù)分別進(jìn)行自動測試，系統(tǒng)滿足操作簡單可靠，提高效率，減少誤差。本次開發(fā)綜合考慮了MCU和CPLD的相互作用，采用了交流采樣技術(shù)，認(rèn)真考慮VHDL進(jìn)程并行和CPLD的結(jié)構(gòu)特點(diǎn)，并應(yīng)用電路簡化的幾種技巧與方法，充分利用CPLD的硬件資源優(yōu)化電路，實(shí)現(xiàn)系統(tǒng)對穩(wěn)定性，精確度等方面的要求。

發(fā)表于：8/19/2011

基于Verilog HDL的CMOS圖像敏感器驅(qū)動電路

使用Verilog語言設(shè)計(jì)時序邏輯具有很高的效率。結(jié)合CMOS敏感器特性可以方便地開發(fā)出驅(qū)動時序電路。但必須對CMOS圖像敏感器的信號分析準(zhǔn)確，正確分離那些獨(dú)立的信號和共用的信號，用時序邏輯設(shè)計(jì)驅(qū)動信號，用組合邏輯實(shí)現(xiàn)不同采集過程時間上的分離。布線延遲是必須考慮的，采用流水線技術(shù)可以預(yù)測延遲，保證信號的正確性。雖然文中并未給出像素ADC輸出的存儲電路，但實(shí)際上直接使用TriAdc信號作為SRAM的片選，ClaAdc的低電平作為寫信號，SRAM的地址在ClkAdc的上升沿增加、下降沿寫入。這樣就可以完成圖像數(shù)據(jù)的存儲。以上Verilog程序在FLEXl0kl0上布線實(shí)現(xiàn)。經(jīng)示波器觀察邏輯正確，CMOS敏感器正常工作。

發(fā)表于：8/19/2011

基于SoPC/NIOS II的信號發(fā)生器設(shè)計(jì)與實(shí)現(xiàn)

運(yùn)用基于NIOS II嵌入式處理器的SoPC技術(shù)，設(shè)計(jì)了一個任意信號發(fā)生器，不僅可以輸出正弦波、方波、三角波和鋸齒波等常見波形，且各波形的頻率和幅度可調(diào)，可根據(jù)用戶需要進(jìn)行現(xiàn)場編程，具有控制靈活、輸出頻率穩(wěn)定、準(zhǔn)確、波形質(zhì)量好和輸出頻率范圍寬等優(yōu)點(diǎn)。

發(fā)表于：8/18/2011

CPLD在有源電力濾波器中的應(yīng)用

針對諧波污染問題，設(shè)計(jì)并實(shí)現(xiàn)了一種由上、下位機(jī)組成的并聯(lián)型有源電力濾波器。以TMS320C5416 DSP為核心的下位機(jī)控制模塊為背景，重點(diǎn)介紹了CPLD對其外圍器件的邏輯接口設(shè)計(jì)，主要包括外圍器件的片選和讀寫控制、DSP的中斷管理和時鐘信號的分頻處理等。開發(fā)軟件使用QuartusⅡ，通過硬件描述語言VHDL對其功能進(jìn)行描述，并在波形編輯器中完成邏輯時序的仿真。

發(fā)表于：8/18/2011

2015年12英寸晶圓產(chǎn)量將增長近一倍

到2015年，代工廠商和集成設(shè)備制造商(IDM)將利用12英寸晶圓生產(chǎn)87.53億平方英寸的硅片，而2010年是47.994億，五年的復(fù)合年度增長率為12.8%。今年，IDM將利用12英寸晶圓生產(chǎn)大約56.085億平方英寸的硅片。

發(fā)表于：8/18/2011

臺積電28nm不樂觀 Q4僅能貢獻(xiàn)1%的收入

臺積電是眾多無工廠半導(dǎo)體企業(yè)的命根，但近兩年這家全球頭一號代工廠卻屢屢令人失望?，F(xiàn)如今40nm是大放異彩了，下一代28nm卻有重蹈覆轍的傾向。

發(fā)表于：8/18/2011